基于FPGA 和 SoC創建時序和布局約束以及其使用

時序和布局約束是實現設計要求的關鍵因素。本文是介紹其使用方法的入門讀物。

完成 RTL 設計只是 FPGA 設計量產準備工作中的一部分。接下來的挑戰是確保設計滿足芯片內的時序和性能要求。為此，您經常需要定義時序和布局約束。我們了解一下在基于賽靈思 FPGA 和 SoC 設計系統時如何創建和使用這兩種約束。

時序約束
最基本的時序約束定義了系統時鐘的工作頻率。然而，更高級的約束能建立時鐘路徑之間的關系。工程師利用這類約束確定是否有必要對路徑進行分析，或者在時鐘路徑之間不存在有效的時序關系時忽視路徑。

默認情況下，賽靈思的 Vivado? 設計套件會分析所有關系。然而，并非設計中的所有時鐘之間都有可以準確分析的時序關系。例如當時鐘是異步的，就無法準確確定它們的相位，如圖 1 所示。

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圖 1–時鐘域 CLK1 和 CLK2 相互之間異步。

您可通過在約束文件中聲明時鐘組來管理時鐘路徑之間的關系。當聲明時鐘組時，Vivado 工具不會對組內定義的時鐘之間的任何方向執行時序分析。

為了有助于生成時序約束，Vivado 工具將時鐘定義為三種類型：同步、異步或不可擴展。
? 同步時鐘具有可預測的時序/相位關系。通常主時鐘及其衍生時鐘符合這種特性，因為它們具有公共的根起源和周期。
? 異步時鐘之間不具備可預測的時序/相位關系。通常不同的主時鐘（及其衍生時鐘)符合這種特性。異步時鐘有不同的起源。
? 如果超過1,000個周期后，仍無法確定公共周期，那么兩個時鐘就是不可擴展的。如果是這種情況，將使用 1,000 個周期內的最差建立時間關系。不過，無法保證這就是實際的最差情況。

使用 Vivado 生成的時鐘報告來確定您所處理的時鐘是哪種類型。該報告可幫助您識別異步和不可擴展時鐘。

聲明多周期路徑能實現更合適而且要求放松的時序分析，從而讓時序引擎集中處理其它更關鍵的路徑。

識別出這些時鐘后，您就可利用“set clock group”約束禁止它們之間的時序分析。Vivado 套件使用的是賽靈思設計約束 (XDC)，其基于廣泛使用的 Tcl 約束格式的 Synopsys 設計約束 (SDC)。通過 XDC 約束，您可使用以下命令定義時鐘組：
set_clock_groups -name -logically_exclusive -physically_exclusive -asynchronous -group

-name 是為組賦予的名稱。-group 選項是定義組成員（即沒有時序關系的時鐘）的位置。當有多個用來驅動時鐘樹的時鐘源可供選擇，包括 BUFGMUX 和 BUFGCTL，應使用 logically 和 physically exclusive 選項。從而，這些時鐘不能同時出現在時鐘樹上。所以，我們不希望 Vivado 分析這些時鐘之間的關系，因為它們是互斥的。最后，–asynchronous 約束可用來定義異步時鐘路徑。

建立時序關系的最后一個方面是考慮時鐘的非理想關系，尤其是抖動。您需要考慮兩種形式的抖動：輸入抖動和系統抖動。輸入抖動出現在主時鐘輸入上，體現了實際跳變出現時間與理想條件下跳變出現時間之間的差異。系統抖動源自設計中存在的噪聲。

您可以使用 set_input_jitter 約束來定義每個主輸入時鐘的抖動。同時，使用 set_system_jitter 約束為整個設計(所有時鐘)設定系統抖動。

時序例外
當有時序例外時，您還必須關注已定義的時鐘組內發生了什么。然而，什么是時序例外呢？

一種常見的時序例外是只有每隔一個時鐘周期所采樣的結果。另一種情況是將數據從慢時鐘傳輸到更快的時鐘（或相反)，其中兩個時鐘都是同步的。事實上，這兩種時序例外一般被稱為多周期路徑，如圖 2 所示。

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圖 2–多周期路徑是一種時序例外的例子。

為這些路徑聲明多周期路徑能實現更合適而且要求放松的時序分析，從而讓時序引擎集中處理其它更關鍵的路徑。最后的益處是能夠提高結果質量。

您可以在 XDC 文件中使用以下 XDC 命令聲明多周期路徑：
set_multicycle_path path_ multiplier [-setup|-hold]
[-start|-end][-from ] [-to ]
[-through
]