淺談時序設計和時序約束

引言

??本文主要介紹了時序設計和時序約束。

一、時序設計（Timing Design）

??電路設計的難點在時序設計，時序設計的實質就是滿足每一個觸發器的建立時間、保持時間的要求，從而達到時序收斂的過程，擴大一點地說，就是使得數據能夠在正確的時間到達從而正確地被處理，這個就要對設計的電路非常的熟悉。

二、時序收斂（Timing Closure）：

??時序收斂是現場可編程邏輯門陣列、專用集成電路的電路設計過程中，通過調整、修改設計，從而使得所設計的電路滿足時序要求的過程。

三、時序約束（Timing Constraint）：

??時序約束是規范設計的時序行為，主要包括周期約束，偏移約束，靜態時序路徑約束三種，通過附加時序約束，可以指導綜合工具和布局布線工具，使設計達到時序要求。

create_clock -period 10 waveform {0 5} [get_ports clk]

??時序約束的作用如下：

• 提高設計的工作頻率（減少了邏輯和布線延時）；
• 獲得正確的時序分析報告（靜態時序分析工具以約束作為判斷時序是否滿足設計要求的標準，因此要求設計者正確輸入約束，以便靜態時序分析工具可以正確的輸出時序報告）。

四、時鐘設計（Clock Design）：

??在通常的 FPGA 設計中對時鐘偏差的控制主要有以下幾種方法：

• 控制時鐘信號盡量走可編程器件的的全局時鐘網絡。在可編程器件中一般都有專門的時鐘驅動器及全局時鐘網絡，不同種類、型號的可編程器件，它們中的全局時鐘網絡數量不同，因此要根據不同的設計需要選擇含有合適數量全局時鐘網絡的可編程器件。通常來說，走全局時鐘網絡的時鐘信號到各使用端的延時小，時鐘偏差很小，基本可以忽略不計。
• 若設計中時鐘信號數量很多，無法讓所有的信號都走全局時鐘網絡，那么可以通過在設計中加約束的方法，控制不能走全局時鐘網絡的時鐘信號的時鐘偏差。

??FPGA 設計中對時鐘的正確操作（例如分頻等等）如下：

• FPGA 芯片有固定的時鐘路由，這些路由能夠有效地減少時鐘抖動和時鐘偏差。需要對時鐘進行相移或變頻的時候，一般不允許對時鐘進行邏輯操作（即使是最基本的與或非也要避免），因為這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。
• 一般的處理方法是采用 FPGA 芯片自帶的時鐘管理器如 PLL、DLL 或 DCM，或者把邏輯轉換到觸發器的 D 輸入（這些也是對時鐘邏輯操作的替代方案）。