FPGA開發之時序約束（周期約束）

時序約束可以使得布線的成功率的提高，減少ISE布局布線時間。這時候用到的全局約束就有周期約束和偏移約束。周期約束就是根據時鐘頻率的不同劃分為不同的時鐘域，添加各自周期約束。對于模塊的輸入輸出端口添加偏移約束。

這里先說一下周期約束：周期約束是為了達到同步組件的時序要求。如果相鄰同步原件相位相反，那么延遲就會是時鐘約束值的一半，一般不要同時使用上升沿和下降沿。注意：在實際工程中，附加的約束時間為期望值的90%，即約束的最高頻率是實際工作頻率的110%左右。

添加約束的方法中簡單的方法就是直接添加到ucf中，其語法是：

[約束信號] PERIOD = {周期長度} {HIGH|LOW} [脈沖持續時間];#[]中的內容是選填項，{}里面的是必填項。[約束信號]分為“Net net_name”或者“TIMEGRP group_name”，{周期長度就是時鐘周期，單位為ns默認，也可以是ps，ms，s}，{HIGH|LOW}用于指定第一個脈沖是高電平還是低電平。[持續時間就是第一個脈沖的持續時間，默認50%的占空比]

舉個栗子：Net “clk_100MHz” period = 10ns High 5ns;

#這種方法比較簡單，但是我們一般不用這種方法。我們使用下面的方法

TIMESPEC “TS_identifier” = PERIOD “TNM_reference” {周期長度} {HIGH|LOW} [脈沖持續時間];

TS屬性定義，可以用在任意的引用。在使用時要先定義時鐘分組，再添加相應的約束，例如：NET “clk_50MHz” = “syn_clk”;

TIMESPEC “TS_syn_clk” = PERIOD “syn_clk” 20 HIGH 10;

TIMESPEC “TS_identifier2” = PERIOD ”timegroup_name” “TS_identifier1” [* | /] 倍數因子 [+|-] phase_value[單位]

/*

TS_identifier2是要派生出來的時鐘，TS_identifier1是已經定義好的時鐘，“倍數關系”是給出兩者的倍數關系。這里的phase_value是時間長度，再根據周期換成相應相位。

*/

舉個栗子：如給出了一個系統時鐘為：

TIMESPEC “TS_CLK_SYN” = PERIOD “CLK” 5ns;

如要得到該時鐘的反向時鐘以及二分頻時鐘，可以進行如下定義：

TIMESPEC “TS_CLK_SYN_180” = PERIOD “CLK_180” CLK_SYN PHASE + 2.5ns;

TIMESPEC “TS_CLK_SYN_HALF”=PERIOD “CLK_180” CLK_SYN / 2;