一種FPGA時鐘網絡中鎖相環的實現方案

一種FPGA時鐘網絡中鎖相環的實現方案:摘 要：本文闡述了用于FPGA 的可優化時鐘分配網絡功耗與面積的時鐘布線結構模型。并在時鐘分配網絡中引入數字延遲鎖相環減少時鐘偏差，探討了FPGA
時鐘網絡中鎖相環的實現方案。
關鍵字：FPGA；時鐘分配網絡；鎖相環
自產生到現在，現場可編程門陣列（FPGA）以其獨特的優點被成功應用在工業
控制、數據通信、計算機硬件等領域，也成功應用在保密通信和多種先進的武器
系統中[1,2]。我國在FPGA 的開發方面起步較晚，開發具有自主知識產權的FPGA
具有重要意義。各種應用條件要求FPGA 能夠快速進行大量數據傳輸與處理，同
時，不斷提高的工藝水平已將CMOS 電路速度提高到了一個新的層次，這要求
FPGA 的時鐘信號有更高的速度與精度。時鐘分配網絡決定了時鐘的速度與精
度，決定著數據的穩定與可靠。本文結合FPGA 的特點，在優化時鐘網絡功耗與
面積基礎上研究FPGA 內嵌時鐘鎖相電路，從整體上給出了一種FPGA 時鐘分
配網絡設計方案。
2 FPGA 的時鐘布線結構
高性能的FPGA 可用于實現一個完整的系統，系統有不同組成部分，每一部分需
要不同的時鐘，這就需要多個時鐘組成時鐘網絡。許多FPGA 允許利用通用邏輯
布線資源進行時鐘布線，但其時鐘偏差較大，一般設計中需單獨設計時鐘網絡。
另外，時鐘網絡的功耗占了FPGA 的很大一部分，設計時要先考慮功耗、面積，
嚴格設計以給FPGA 中的每個模塊提供低功耗、高速、偏差小的時鐘信號。通常
FPGA 均將時鐘信號分為全局和局部兩種，把芯片分為四個象限區域，布線時將
時鐘信號分層次布到每個區域。局部時鐘只分布在FPGA 的一個區域，可連到區
域中的每一個觸發器。全局時鐘分布于整個芯片，但不一定要連到每一個邏輯單
元中的觸發器。Altera 公司的Stratix Ⅱ系列提供了16 個全局時鐘信號，可連到
FPGA 的每一個觸發器，同時在每個象限區域提供8 個時鐘信號。同樣，Xilinx
的Virtex Ⅱ Pro 也提供了16 個全局時鐘，給每個象限區域提供8 個局部時鐘，
但其全局時鐘不直接驅動觸發器，而只驅動到每個象限的局部時鐘網。
根據現有的FPGA 的時鐘網絡，可提出一個有效的時鐘模型[3]。 模型將時鐘網
絡分為三級，第一級是從芯片外圍的時鐘源到時鐘區域中心的可編程連接，包含
全局和局部兩個平行的時鐘網絡；第二級是從區域中心時鐘信號到此區域中邏輯
塊間的可編程連接，每個區域都有這樣的網絡；第三級（圖3）是從邏輯塊時鐘
到其中邏輯單元的可編程連接。