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本文提出了一種適用范圍廣泛的全數字鎖相環（ADPLL）實現方法．在鎖相環輸入頻率未知的情況下，實現鎖相鎖頻功能。本文從全數字鎖相環的基本實現方式入手．進行改進，并使用VH DL語言建模，使用FPGA進行驗證。
1、引言
鎖相環是一個能自動跟蹤輸入信號相位的閉環自動控制系統，其基本組成包括：鑒頻，鑒相器，環路濾波器。壓控振蕩器以及分頻器，這幾個部分一起構成一個負反饋環路。實現被鎖信號和參考信號的相位同步。
鎖相環應用領域十分廣泛。而隨著集成電路發展。全數字的鎖相環在通信系統中也被廣泛應用。隨著集成電路的發展，鎖相環功能被集成在電路芯片內，可以直接配置調用。許多FPGA可以直接調用IP。生成非常合適芯片構造的鎖相環，但是對于輸入（被鎖）頻率未知的情況并不適用?；诖?，本文設計了一種適合于鎖定未知頻率的鎖相環。重點分析并實現鑒頻模塊電路，并且分析了ADPLL中LFSR計數器的使用和鑒相器的改進。由于設計的合理性。降低了FPGA上關鍵路徑的組合邏輯規模，改善了鎖相環中的時鐘偏移，提高了系統在FPGA上實現的速度，很大程度上滿足了ADPLL的高性能要求，非常適合于高速情況下的應用。
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