電子發燒友網核心提示：本文為玩轉賽靈思Zedboard開發板（3）：基于Zynq PL的流水燈，內容精彩，敬請對電子發燒友網保持密切關注?；赯ynq PL的流水燈是使用PL做流水燈實驗，目的是為
2012-12-05 14:25:41
12770 電子發燒友網核心提示 ：本文介紹了最新的Xilinx Zynq-7000 FPGA開發板 Zedboard 。Zedboard是基于Xilinx Zynq-7000擴展式處理平臺（EPP）的低成本開發板，也是行業首個面向開源社區的Zynq-7000擴展
2012-11-26 15:09:0155135 。AXI4-Lite接口的特性如下： 1) 突發長度為1。 2) 所有訪問數據的寬度和數據總線寬度相同。 3) 支持數據總線寬度為32位或64位。 4) 所有的訪問相當于AWCACHE和ARCACHE
2020-09-27 11:33:028051 
FPGA+ARM是ZYNQ的特點，那么PL部分怎么和ARM通信呢，依靠的就是AXI總線。這個實驗是創建一個基于AXI總線的GPIO IP，利用PL的資源來擴充GPIO資源。通過這個實驗迅速入門開發
2020-12-25 14:07:022957 
電子發燒友網核心提示 ： ZedBoard開發板 上的Zynq是一個ARM PS（processing system， 雙核A9 + 存儲管理 + 外設）+ PL（programable Logic） 結構，如果不使用PL，zynq的開發和普通的ARM 開發一樣。不同
2012-11-26 15:49:4714399 電子發燒友網編輯現為讀者整合《玩轉賽靈思Zedboard開發板》系列文章， 其中包括在ZedBoard開發板上的一些應用實例。本文主要講述Zedboard上的嵌入式linux應用，包括使用SDK設計最簡單的linux應用程序、linux交叉編譯環境搭建、設備驅動編寫等內容...
2013-01-24 13:38:1816892 （ - 用戶在此處添加端口 - 用戶端口結束 - 請勿修改此行之外的端口 - Axi從設備總線接口S00_AXIS的端口s00_axis_aclk：在std_logic中;s00_axis_aresetn：在
2020-08-20 13:59:52
PL端的編寫和使用，接下來是PS端的介紹AXI_Lite總線使用方法（上）pl端讀寫BRAM一、總覽如圖，main函數實現的功能主要是初始化中斷，中斷來自WRRD模塊發送數據完畢，中斷觸發為上升沿。具體功能往下看。我們首先來看#define。不知道還有沒有記得..
2022-01-10 08:00:55
電子發燒友網訊：由賽靈思（xilinx）公司和華強PCB網贊助，電子發燒友網主辦的玩轉FPGA，賽靈思設計大賽已經圓滿結束。本活動旨在建立一個FPGA技能展示和技術交流平臺，鼓勵廣大參賽者發揮
2012-09-06 11:52:48
Spartan-6開發板 二等獎獎品： Xilinx Spartan-6開發板 三等獎獎品： 電子發燒友T恤+賽靈思小禮品 大賽獲獎名單 一等獎 姚佳毅（yjysdu）——車牌
2012-09-06 11:54:16
與技術學院教授史治國：浙江大學信息與電子工程學系副教授徐文波：畢業于北京郵電大學碩士研究生，FPGA圖書作者活動獎品一等獎二等獎三等獎幸運獎1名5名10名若干iPad2+Xilins Spartan-6開發板Xilins Spartan-6開發板電子發燒友T恤賽靈思官方期刊雜志`
2012-04-23 09:31:16
)二等獎:Xilinx Spartan-6開發板(5名)三等獎:電子發燒友T恤(10名)小獎品:賽靈思官方期刊雜志【活動時間及流程】4月23日—7月31日報名階段：4月23日至7月20日期間，參賽者報名
2012-04-24 14:40:58
經過準備,"玩轉FPGA,賽靈思超值開發板等你拿"設計大賽正式上線,現已開始接受報名.報名地址:http://www.qd573.com/activities/fpga/
2012-04-23 15:31:01
LZAedkCwQtllAEyw提取碼：ld9cFPGA軟件無線電開發（全階視頻教程+開發板+實例）詳情鏈接：http://url.elecfans.com/u/5e4a12f2ba`
2019-11-12 10:23:42
芯片可以做到了最優狀態。因此，對于用Zynq做開發的工程師而言，如何玩轉AXI HP總線就成為了必修課。本實例（zstar_ex56）通過一個簡單的AXIHP總線主機的讀時序和寫時序邏輯，來帶領讀者掌握
2019-11-26 09:47:20
無線電開發（全階視頻教程+開發板+實例）詳情鏈接：http://url.elecfans.com/u/5e4a12f2ba`
2019-11-28 10:11:38
`玩轉Zynq連載3——AXI總線協議介紹1 更多資料共享 鏈接：https://share.weiyun.com/5s6bA0s 1 AXI協議簡介AMBA AXI（Advanced
2019-05-06 16:55:32
。ROHM與安富利公司共同開發賽靈思7系列FPGA及Zynq?–7000 All Programmable SoC的評估套件Mini-Module Plus 用的電源模塊。安富利公司已經開發出多款賽靈思
2018-12-04 10:02:08
`賽靈思FPGA原理圖例子之s3astarter 賽靈思一向是FPGA領域里的領先者，運用FPGA需要深入的理解它的工作原理，小編親子整理了s3astarter 的經典fpga原理圖分享給電子工程師們。賽靈思FPGA原理圖例子之s3astarter [hide][/hide]`
2012-03-16 10:41:19
賽靈思公司(Xilinx)日前宣布NEC子公司NEC Display Solutions有限公司的三款DLP數字影院投影儀產品，均采用了賽靈思Virtex?-5 FPGA系列產品。
2019-08-19 07:12:03
賽靈思Spartan開發板使用困境記錄原理圖和接口主要是對照核心板的原理圖，一般的接法就是賽靈思系列的單片機，連接好電源和下載器，記得預先安好驅動，驅動安裝成功與否能夠在設備管理器處查看。作者困境
2021-07-13 08:42:10
賽靈思Verilog(FPGACPLD)設計小技巧
2012-08-19 22:52:02
尊敬的賽靈思客戶朋友們:在此,我謹代表賽靈思公司與您分享一個激動人心的喜訊： 3 月1 日，賽靈思公司宣布全球第一片28nmFPGA 芯片(7K325T) 成功量產了！該里程碑式信息的發布，不僅是賽
2012-03-22 15:17:12
賽靈思有哪幾種ISE設計套件配置版本 ？
2021-04-30 06:30:50
最近在用賽靈思的DDR3，用的AXi4接口，我寫入的地址是按照突發長度來的，連續給8個讀的地址，但是在DDR3端，dq_addr 一直在1418,1000,1010,0003,0002 等幾個地址中
2016-06-24 10:38:18
賽靈思的FPGA用什么開發工具編程，有沒有大佬分享一下安裝包
2018-05-24 17:51:38
賽靈思（XILINX）全新7系列FPGA詳述
2012-08-14 12:20:22
FPGA是用altera多還是賽靈思的多呢，我買的開發板是altera的，但是很多人推薦說學習賽靈思的好
2016-01-09 21:27:25
`FPGA設計大賽獎品.蘋果iPad2+賽靈思Xilinx Spartan-6開發板 等你拿,FPGA發燒友、工程師們，心動了么，那就趕快猛戳這里報名吧一等獎獎品：iPad2+Xilinx
2012-04-25 09:32:46
N32G430C8L7_STB開發板用于32位MCU N32G430C8L7的開發
2023-03-31 12:05:12
賽靈思 EGO1 口袋實驗開發板-全套包括：開發板使用手冊、及配置實驗共8個，都有原碼和公司每個實驗指導書的pdf 還包括：EGO1板卡文件、引腳約束文件、及硬件手冊。
2018-10-05 22:22:18
` 本帖最后由 MGJOY 于 2017-4-10 15:07 編輯
本周三，4月12日，賽靈思FPGA技術及應用線上公開課。歡迎大家觀看、學習交流~分享主題【賽靈思FPGA人工智能領域技術及應用】嵌入式視覺領域技術和解決方案機器學習方面的技術和解決方案ADAS/自動駕駛方面的應用`
2017-04-10 15:06:16
能做賽靈思方案的，請聯系
2019-01-21 19:31:40
圖如下：需要強調的是，AXI的五個通道，每個通道都有握手機制，接下來我們就來分析一下AXI-Lite的源碼來更深入的了解AXI機制。突發式讀當地址出現在地址總線后，傳輸的數據將出現在讀數據通道上。設備
2018-01-08 15:44:39
`{:4_122:}{:4_122:}搶樓啦??！“賽靈思”搶樓活動第二輪中獎樓層公布號外號外{:4_104:}：為了答謝各位壇友們的大力支持，我和我的小伙伴們決定在增加5個中獎樓層，讓各位中獎的幾率
2013-10-11 10:40:34
小弟我是學習FPGA嵌入式的新手，最近在學習使用zedboard開發板，在研究zedboard_CTT_V14.4官方例程的時候，按照附錄的程序，一直報錯，表示添加的外設DEVICE_ID沒有定義
2015-04-22 20:54:49
系列，為用戶從端點到邊緣再到云端多種不同技術的快速創新提供支持。 Peng的戰略包括三大要點： “數據中心加速”提為發展新重點： 賽靈思正在加強與關鍵數據中心客戶、生態系統合作伙伴及軟件應用開發
2018-03-23 14:31:40
PYNQ-Z2平臺完善該項目的開源設計，并進一步提升性能。項目計劃①根據文檔，對賽靈思PYNQ-Z2快速入門②通過學習賽靈思PYNQ-Z2的軟件和系統，了解實際應用案例，熟悉開發過程③基于賽靈思PYNQ-Z2
2019-01-09 14:49:25
` 非常感謝此次發燒友論壇和芯靈思舉辦的芯靈思開發板前樓活動，讓本人此次有機會體驗SINA31s的開發板套件?？爝f很給力，前天貼出快遞單號今天下午就收到了板子。越是迫不及待的打開欣賞了一番，現在
2015-11-06 01:00:03
感謝電子發燒友、感謝芯靈思這次獲得了芯靈思八核A83T開發板套件的試用機會，昨天收到貨包裝非常精致，采用青色硬紙盒包裝（包含上下蓋），產品包裝正面右上角用白色中英文標注了芯靈思的品牌標示，左側
2017-05-01 14:20:17
折騰此類開發板，比如普中科技51單片機、威銳視Red 5 FPGA開發板等，閑話少說，直奔主題，很高興和大家分享這一期的芯靈思A83T開發套件試用體驗。二、開箱體驗昨天中午收到了這款難得芯靈思A83T
2017-04-30 17:46:23
本帖最后由 可樂丸子 于 2017-7-5 21:36 編輯
項目概述：芯靈思A83T開發板可以配合樹莓派、網絡攝像頭、USB攝像頭打造家庭網絡監控，芯靈思A83T開發板可以作為家庭網絡監控
2017-07-01 10:58:03
Altera和賽靈思20年來都在FPGA這個窄眾市場激烈的競爭者，然而Peter Larson基于對兩個公司現金流折現法的研究表明，賽靈思是目前FPGA市場的絕對領先者。
2019-09-02 06:04:21
今年年初，賽靈思率先在FPGA領域提出目標設計平臺概念，旨在通過選用開放的標準、通用的開發流程以及類似的設計環境，減少通用工作對設計人員時間的占用，確保他們能集中精力從事創新性的開發工作。
2019-08-13 07:27:15
賽靈思 MATLAB & Simulink Add-on插件是將 ModelComposer 和 System Generator forDSP完美結合的統一工具。
2021-01-28 06:33:40
大家好，我正在使用vivado 2014.4制作zc702板，我想使用axi lite ipif ip。首先我不能把它稱為IP，因為Vivado找不到它，所以我直接使用vhdl文件到我的項目
2020-04-09 12:23:27
[]合成了內存），輸出端口合成為ap_fifo，這意味著，由于AXi4Lite不支持fifo結構，因此只能使用AXI4Stream接口/總線從輸出端口result []讀取數據。我也是這個嵌入式總線和接口
2019-02-28 13:47:30
回收Xilinx帶板芯片， 回收工廠賽靈思XILINX系列IC：XC3S1500FGG676EGQ、XC5VLX50-1FFG676、XC5
2021-12-17 10:02:19
國外的融合技術專家展示了一項基于FPGA的數據采集系統，用于合成孔徑成像技術。采用了Xilinx ISE設計軟件，支持ARM AMBA AXI4接口。文風犀利，觀點新穎，FPGA中使用ARM及AMBA總線中不可多得的資料在賽靈思FPGA中使用ARM及AMBA總線[hide][/hide]
2012-03-01 15:48:17
基于賽靈思的FPGA的EtherCAT主站總線控制 ，論壇有做運動控制這方面的技術嗎？目前我已實現帶32軸同步運行，同步抖動±75ns，控制精度125us。感興趣的可以一起探討下
2018-07-23 12:00:39
和功能測試覆蓋了完整LTE協議棧及其應用。射頻前端采用本地多輸入多輸出(MIMO)設計，可支持5MHz、10MHz、15MHz和20MHz多種不同帶寬?！ ∵@個仿真器中心采用三個賽靈思Virtex?-5
2019-06-17 06:36:10
`Zing是一塊由北京威視銳公司推出的基于賽靈思可擴展處理平臺架構的高性能開發板。它使用了賽靈思最新推出的Zynq-7000系列芯片，它采用 28nm制程工藝，具有高性能、低功耗等特點，其最主要
2020-10-21 14:32:12
FAST包處理器的核心功能是什么如何使用賽靈思FPGA加速包處理?
2021-04-30 06:32:20
全球可編程邏輯解決方案領導廠商賽靈思公司 (Xilinx Inc.) 宣布，為推進可編程勢在必行之必然趨勢，正對系統工程師在全球發布賽靈思新一代可編程FPGA平臺。和前代產品相比，全新的平臺功耗降低
2019-08-09 07:27:00
嗨，我開始使用Vivado了。我正在嘗試配置從Dram讀取數據的自定義IP，處理它們然后將結果發送到Bram控制器。我想過使用AXI主接口制作自定義IP。但是，我不知道將AXI主信號連接到我的自定義邏輯，以便我可以從Dram讀取數據并將結果發送到Bram。謝謝。
2020-05-14 06:41:47
怎么利用賽靈思FGPA實現降采樣FIR濾波器？這種濾波器在軟件無線電與數據采集類應用中都很常見。
2019-08-15 08:21:22
“玩轉FPGA：iPad2，賽靈思開發板等你拿”活動持續火爆進行中……………………活動得到了廣大電子工程師積極強烈的支持，為了回報電子工程師和網站會員，現在只需提交fpga設計方案，就有機會獲得賽靈
2012-07-06 17:24:41
嗨，我將通過測試驗證這一點，但我對AXI-Lite外設“寄存器寫入”如何出現在AXI-Lite總線上有疑問。AXI標準表明數據和地址可以非常相互獨立地出現，從靈活性的角度來看這是很好的，但是
2019-04-12 13:45:01
了空洞位于球的BGA側，而不是PCB側。從同一托盤檢查其他BGA設備顯示焊球有一些斑駁的外觀，沒有預期的光澤和光滑。有沒有類似的經歷？結果是你的CM的流程問題了嗎？有沒有人從賽靈思獲得有缺陷的BGA？你們中有多少人做5DX排尿檢查？
2020-06-17 13:27:03
剛開始學賽靈思的FPGA，求他的ISE軟件下載地址，我在網上沒搜到。謝謝了
2012-08-02 09:52:12
請問各位大神，誰有賽靈思XC7V2000T這塊FPGA的開發板原理圖，求一份，多謝
2015-09-07 17:05:03
，ar）共用一組信號的接口(arw,w,b,r)。關于總線互聯的設計凡是設計中用到Axi4總線的設計總離不開總線互聯。在Xilinx FPGA使用中，VIvado針對Axi4總線提供了豐富的IP，對于
2022-08-02 14:28:46
` 本帖最后由 HelloWii 于 2015-9-9 11:52 編輯
買了一塊芯靈思開發板，這款板子總的來說是相當不錯的，性能穩定，資源相當豐富，而且還配有學習視頻，這些呢，是我自己通過學習
2015-09-09 11:38:25
芯靈思SinImx6ul開發板支持三種啟動方式，分別是SD卡、 NandFLASH 、 USB下圖是啟動模式選擇NXP Imx6ul芯片的特點是接口多，功耗低，A7處理器，全工業級，性價比好。
2018-10-30 09:53:53
芯靈思SinlinxA33開發板 使用MIPI DSI屏幕我這里用的是從芯靈思買的mipi屏幕，其它型號屏幕也可以參考首先準備好相關屏幕驅動mb709_mipi.c將到mb709_mipi.c
2019-01-02 09:49:36
芯靈思的開發板子有用過的朋友嗎？這款板子怎么樣啊
2015-07-13 10:07:31
詳解賽靈思All Programmable Smarter Vision解決方案
2021-06-02 06:56:12
嗨，我在Vivado 2016.3模塊設計中集成了PCIe DMA BAR0 AXI Lite接口和AXI IIC IP。在DMA IP端，它顯示S_AXI_Lite端口，但在AXI_IIC IP端
2020-05-14 09:09:35
，永久，_0_0_0tri_mode_eth_macIP：Design_Linking常駐2017.04節點鎖定C：\賽靈思\ Vivado \ 2017.1 \ DATA \ IP
2020-08-21 11:07:27
絲印查不到系列型號，引腳數量也對不上賽靈思所有型號規格，賽靈思也沒有韓國產地
2023-02-24 17:01:32
電子發燒友網訊：賽靈思FPGA 7系列芯片正以燎原之勢席卷整個行業。在本文，電子發燒友網小編將帶領大家一起走近Xilinx的FPGA 7系列芯片，從全新FPGA 7系列芯片的介紹、芯片優點、芯片
2012-09-06 16:24:35
） 的靈活可編程 VESADisplayPort v.1.1a 解決方案。該 IP 可隨時提供給賽靈思的客戶，但在用戶展開設計之前，建議先了解與該標準的部分關鍵功能有關的其它背景信息，如olicy Maker
2012-03-01 11:10:18
高價回收賽靈思系列IC長期回收賽靈思系列IC，高價求購賽靈思系列IC。深圳帝歐長期回收ic電子料，帝歐趙生***QQ1816233102/879821252郵箱dealic@163.com。帝歐回收
2021-04-06 18:07:50
Spartan-6開發板 三等獎獎品： 電子發燒友網T恤+賽靈思小禮品 那接下來我們就展示一下獎品陣容吧！先給大家看看我們的iPad 2吧。圖 一等獎獎品之iPad 2#p#賽靈思Spartan-6開發板
2012-09-06 14:33:50
本小節通過使用XPS中的定制IP向導(ipwiz)，為已經存在的ARM PS 系統添加用戶自定IP(Custom IP )，了解AXI Lite IP基本結構，并掌握AXI Lite IP的定制方法，為后續編寫復雜AXI IP打下基礎。
2017-02-10 20:37:125407 本文先總結不同AXI IP核的實現的方法，性能的對比，性能差異的分析，可能改進的方面。使用的硬件平臺是Zedboard。 不同的AXI總線卷積加速模塊的概況 這次實現并逐漸優化了三個版本的卷積加速模塊，先簡要描述各個版本的主要內容。
2018-06-29 14:34:007834 
這將創建一個附帶 BD 的 Vivado 工程，此 BD 包含 AXI VIP (設置為 AXI4-Lite 主接口) 和 AXI GPIO IP。這與我們在 AXI 基礎第 3 講一文 中完成的最終設計十分相似。
2020-04-30 16:24:502068 
XDMA是Xilinx封裝好的PCIE DMA傳輸IP，可以很方便的把PCIE總線上的數據傳輸事務映射到AXI總線上面，實現上位機直接對AXI總線進行讀寫而對PCIE本身TLP的組包和解包無感。
2020-12-28 10:17:232692 在《AXI-Lite 自定義IP》章節基礎上，添加ilavio等調試ip，完成后的BD如下圖： 圖4?53 添加測試信號 加載到SDK，并且在Vivado中連接到開發板。 Trigger Setup
2020-10-30 17:10:222041 
和接口的構架 在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三種總線，但PS與PL之間的接口卻只支持前兩種，AXI-Stream只能在PL中實現，不能直接和PS相連，必須通過
2020-11-02 11:27:513880 
AXI4 是一種高性能memory-mapped總線，AXI4-Lite是一只簡單的、低通量的memory-mapped 總線，而 AXI4-Stream 可以傳輸高速數據流。從字面意思去理解
2022-07-04 09:40:145818 在 AXI 基礎第 6 講 - Vitis HLS 中的 AXI4-Lite 簡介中，使用 C 語言在 HLS 中創建包含 AXI4-Lite 接口的 IP。在本篇博文中，我們將學習如何導出 IP
2022-08-02 09:43:05579 
在 Vivado 中自定義 AXI4-Lite 接口的 IP，實現一個簡單的 LED 控制功能，并將其掛載到 AXI Interconnect 總線互聯結構上，通過 ZYNQ 主機控制，后面對 Xilinx 提供的整個 AXI4-Lite 源碼進行分析。
2023-06-25 16:31:251914 
中的一個參數來選擇。 集成設計環境(IDE)。AXI數據總線的寬度可定制。該IP可通過AXI4互連驅動AXI4-Lite或AXI4內存映射從站。運行時間與該內核的交互需要使用Vivado邏輯分析器功能。
2023-10-16 10:12:42410 
以AXI4為例，有AXI full/lite/stream之分。 在Xilinx系列FPGA及其有關IP核中，經常見到AXI總線接口，AXI總線又分為三種： ?AXI-Lite，AXI-Full以及
2023-10-31 15:37:08386 
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