FPGA時序優化：降低MUXF映射的策略

我們都知道，FPGA中的擁塞有：全局擁塞，短線擁塞和長線擁塞。

今天我們就來看短線擁塞的一種解決方案：Reduce MUXF Mapping。

UltraScale的CLB資源

在介紹Reduce MUXF Mapping，我們需要知道什么是MUXF，這就得從UltraScale的CLB說起。

我們都知道，在7系列的FPGA中，每個CLB有兩個Slice；而在UltraScale系列中，每個CLB中只有一個Slice，Slice又分成了兩種類型SliceL（Logic）和SliceM（Memory），其中SliceM中的LUT可以當作分布式RAM來使用。

每個Slice中包含：

6輸入2輸出LUT * 8，其中SliceM中的LUT可配置為512bits的Distributd RAM和256bits的Shift Registers

Flip-Flops * 16

Carry8 * 1

Wide Multiplexer，即MUXF*

MUXF7 * 4

MUXF8 * 2

MUXF9 * 1

什么是MUXF？

在Ultrascale系列的FPGA中，MUXF*是指MUXF7，MUXF8和MUXF9，需要注意的是：他們不是7選1，8選1和9選1的MUX，具體解釋如下圖：

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我們再具體解釋一下：

MUXF7有F7MUX_AB、F7MUX_CD、F7MUX_EF、F7MUX_GH這4個，每個MUXF7均可以與其后面的2個相鄰的LUT構成一個8:1 MUX；

MUXF8有F8MUX_BOT和F8MUX_TOP，每個MUXF8均可以與其后面的鄰近2個F7MUX以及后面的鄰近4個LUT構成一個MUX16_1；

MUXF9只有一種就是F9MUX，可以與其后面的所有的F7MUX、F8MUX、LUT構成一個MUX32_1。

下面的圖是由F8MUX_BOT，兩個F7MUX和4個LUT構成的16：1的MUX，圖中的D觸發器是可選的，是為了減少時序收斂的難度。

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MUXF在什么場景下有優勢？

從上面的圖中，我們可以看出來，如果實現一個16:1的MUX，在配合MUXF的情況下，只需要一個Slice就可以完成；在一個Slice中完成的邏輯，我們都可以當成是一個logic level；而如果完成由LUT來實現16:1的MUX，則需要多級logic level，因此MUXF的其中一個優勢就是可以減少logic level。

MUXF的第二個優勢就是節省功耗，在FPGA中，LUT本身的功耗就是要高一些，再加上對于wide multiplexer，所需要的LUT數量也比較多，因此采用MUXF的方式，對于功耗方面是有優勢的。

MUXF在什么場景下有劣勢？

既然MUXF可以減少logic level，那為什么vivado還有一個專門的選項muxf_remap來優化MUXF呢？

這是因為MUXF在布局時會與八個 LUT組合在一起，這種組合導致 CLB 輸入的利用率很高，增加了路由需求，但是會在網表連接復雜時限制了布局的靈活性，從而可能導致更高的路由擁塞，導致時序不好收斂。

下面這個圖就展示了將MUXF替換成LUT3之后的效果，需要注意的是，這種替換會增加功耗，僅在我們想收斂時序時使用。

image-20240331210915847

如何使用該優化指令

在 Vivado 中，opt_design 命令提供了一個可選的 MUX 優化階段，可以將 MUXF* 結構重新映射為 LUT原語以提高路由能力。我們可以使用 -muxf_remap 選項重新映射所有的 MUXF* 單元?；蛘?，可以在擁塞區域的選擇單元上設置 MUXF_REMAP 屬性為 TRUE，以限制 MUX 重映射的范圍。任何設置了 MUXF_REMAP 屬性為 TRUE 的 MUXF* 單元將在 opt_design 期間自動觸發 MUX 優化階段，并被重新映射為 LUT。

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set_property?BLOCK_SYNTH.MUXF_MAPPING?0?[get_cells?inst_name]
審核編輯：黃飛

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