XILINX開發者社區

目前對于 Vivado 2023.1 版本的 IBERT GUI 界面暫時不支持 QPRBS13 的....

Vitis? HLS 2023.1 支持新的 L1 庫向導，本文將講解如何下載 L1 庫、查看所有可....

需要手工在 C++ 代碼里明確指定可并行執行的任務（用 task，添加頭文件 hls_task.h)....

在 Vitis 流程中，編譯的目標分為軟件仿真(software emultion)，硬件仿真(ha....

本篇博客介紹 VVAS 框架所支持調用的 H/W(HLS) 內核。 H/W 內核指的是使用 HLS ....

Vitis 視頻分析 SDK 是在 AMD 平臺上構建 AI 驅動的智能視頻分析解決方案的完整軟件棧....

在本篇博文中，我們來聊聊“RQS_CLOCK-12”時鐘設置建議以及它如何幫助達成時序收斂。

Report QoR Suggestions (RQS) 可識別設計問題，并提供工具開關和可影響工具....

Vitis AI 平臺是為 AMD 器件、板卡及 Alveo 數據中心加速卡提供的一款綜合 AI 推....

本文著重探討 HDIO OBUFT 和 IOBUF 用例。如果含三態控制 (OBUFT/IOBUF)....

這篇博客展示了在 AMD Zynq 設計中，如何用 Vitis Vision Library 中的函....

標準協議的規范中一般都對眼圖模板都有詳細的規定，使用 IBERT 完成眼圖掃描后，通過設置一些參數，....

MicroBlaze CPU 是可修改的拖入式預設 32 位/64 位 RISC 微處理器配置系列。

本文介紹如何使能 Linux 網絡協議棧中的 RFS(receive flow steering)功....

要為 Versal 的多個 Quad 創建收發器設置，建議從 Transceiver Bridge ....

當使用第三方綜合器比如 Synopsys Synplify Pro 或 Mentor Graphic....

Versal HBM ?？赏ㄟ^內部 HSM0 參考時鐘來進行時鐘設置，此參考時鐘是由 CIPS 或外....

Vitis Model Composer 是一個基于模型的設計工具，不僅可在 MathWorks M....

在 Vivado 內，以 Versal 器件為目標創建一個示例，此示例將以 VCK190 開發板為目....

在上述兩種情況下，用戶始終都能使用 “Refresh Project Models”（刷新工程模型）....

在本快速入門演示中，將探討如何在 Vitis 中使用 Git 集成以及如何使用團隊操作來共享 Vit....

Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 C....

AMD Vitis HLS 工具允許用戶通過將 C/C++ 函數綜合成 RTL，輕松創建復雜的 FP....

本篇博文涵蓋了有關使用 PetaLinux 命令行來對 Versal Adaptive SoC 的 ....

XRT 自2021.1更新后，原有的 XRT Tool指令發生了一些變化。包括xbmgmt，xclb....

本篇中，我想跳過一些細枝末節, 先簡單介紹 AMD Xilinx Vitis AI 在 Zynq 這....

MultiBoot 是 FPGA 遠程更新配置文件時一種非常普遍的應用--為了確保安全，我們通常需要....

本文對如何在一個工程里例化和使用多個BSCANE2模塊做一個簡單說明。

本篇博文側重于提供 Versal GTY 仿真示例、演示 GTY 如何解復位以及如何執行速率變更。

本篇博文旨在演示如何通過 NoC 從 Versal 應用處理單元 (APU) 訪問 AXI BRAM....