淺析扇出封裝和SiP的RDL改進與工藝流程

如今，再分布層（RDL）在高級封裝方案中得到了廣泛應用，包括扇出封裝、扇出芯片對基板方法、扇出封裝對封裝、硅光子學和2.5D/3D集成方法。該行業正在接受各種扇出封裝，尤其是因為它們提供了設計靈活性、占用空間非常小以及使用RDL與眾多I/O進行經濟高效的電氣連接。

ASE的工程和技術營銷高級總監Mark Gerber表示：“目前，人們對利用先進RDL結構的芯片進行異構集成非常感興趣，這種結構涉及在具有銅柱的基板上進行2.5D扇出。ASE的FOCoS方法就是如此。這種方法的I/O要求從幾千到十萬以上?！?/p>

特別在高性能計算、數據服務器、AI和5G，應用程序鼓勵開發將基板與扇出以及嵌入式橋接技術相結合的封裝平臺，其中大多數過程集成在OSAT中。例如，最近Tech Search International對AMD的高架扇出橋（EFB）和GPU封裝（一種襯底上扇出的方法）進行了分析，強調了OSAT在高性能封裝中的強大作用。

隨著高級封裝在OSAT、IDM和晶圓廠進行，高級封裝的競爭日趨激烈。對于多芯片集成封裝，RDL可以從10μm的線和空間范圍擴展到最先進的2μm線和空間（L/S）級別。為了管理復雜的相互作用，先進的建模、材料工程和晶圓工藝正在投入使用，以確?？煽康腞DL制造。

高級扇出和異構封裝中的問題包括die移位、die翹曲、die間應力以及RDL痕跡斷裂的風險。RDL工藝涉及在有機聚酰亞胺（PI）或聚苯并惡唑（PBO）薄膜的窄跡線內電鍍銅。新工藝旨在提高RDL附著力，同時減少熱循環期間的機械和熱應力。

OSAT（包括ASE、Amkor和JCET）提供了許多具有高級RDL流程的封裝類型。

Amkor高級封裝和技術集成副總裁Mike Kelly表示，4層RDL已經成熟，產量已達到99%?！癏BM數據總線需要四層RDL，我們估計在未來幾年內，大約85%的封裝需求可以通過四層RDL來滿足?！?/p>

高級封裝方向

由于摩爾定律在14nm左右的減速滿足了SOC上更大功能的需求，各種先進的封裝已經脫穎而出。從那時起，異構集成包變得越來越流行，滿足了個人計算應用程序在深度學習、聯網和CPU/GPU方面的應用需求。例如，ASE的VIPack平臺有六個基于RDL的產品系列，用于滿足特定的應用需求，包括扇出式襯底芯片（FOCoS）、FOPoP和FOSiP。

事實上，在最近的IEEE ECTC上，許多芯片制造商展示了新的扇出封裝設計。特別是，將已知良好的芯片放置位置保留在工藝后期的芯片封裝集成方案正在獲得發展勢頭，這些工藝從載體上的RDL形成開始。

芯片上升

臨時鍵合和釋放層，例如Brewer 鍵合材料，可以在載體上進行RDL處理，然后進行激光釋放步驟。這也稱為芯片后扇出流程，可實現高產量和低總體成本，同時確保在已知良好的RDL上放置已知良好的die。

三星的Taewon Yoo及其同事在ECTC上提出了一種芯片級FOWLP方案，并將結果直接與等效的基板倒裝芯片BGA和插入器封裝方法進行了比較。FOWLP工藝使用邏輯器件配置上的內存，實現了良好的電氣和熱性能，“當RDL直接在I/O焊盤上形成時，厚度通常是基板尺寸的一半?！比侵赋?，該設計比FCBGA中的電路信號路徑更短，最終封裝厚度為0.26mm。

圖1：相對于FCBGA和PoP架構，芯片最后扇出WLP將封裝厚度減少了50%。資料來源：三星

在三星的設計中（見圖1），RDL構建在一個玻璃晶圓載體上。這種方法還利用了連接正面和背面RDL的穿模銅柱。RDL的特點是在7μm聚酰亞胺空間中有8μm的電鍍銅線。三星電子的Taewon Yoo表示：“這種RDL的厚度通常是基板尺寸的一半，并且形成于I/O焊盤的頂部?！?在這種情況下，扇出方法也比PoP方法更有效地散熱。工程師們通過修改頂部鈍化層下的RDL設計，緩解了集中在焊球下方的應力。

放置精度和die移動是多芯片封裝中眾所周知的問題。RDL第一個扇出方法可能會有所幫助。正如ECTC演講中所強調的那樣，“對于改進die移位、精細間距要求、工藝優化和已知良好die（KGD）成品率管理的戰略，芯片后扇出流程是有效降低成本的候選方案?！盇SE的Jen Hsien Wong和同事為50 x 35mm FO die中的8個芯片優化了芯片封裝策略，該die由環氧樹脂模塑化合物和具有不同軌跡布局的FOCoS包圍。熱機械建模將所有材料（硅die、RDL、散熱片）的CTE視為溫度的函數，以及材料模量。有限元模型計算了CTE失配傾向較高的die間隙區域的應力。熱分散器提供散熱，但也有助于最小化包裝翹曲。最終優化將die間隙區域下的微量應力降低34%，并產生了最佳布局。

該研究強調，模擬室溫和高溫（260°C）之間的封裝翹曲行為，可以實現卓越的散熱片設計。該方法為使用芯片封裝FOCoS的多芯片封裝的翹曲控制和未來熱機械優化提供了指導。

RDL工藝流程

EV集團業務發展總監托馬斯·烏爾曼（Thomas Uhrmann）表示，使FOWLP走在前列的一項關鍵技術是低溫可成像聚酰亞胺的配方，例如富士膠片的LTC系列。其他聚酰亞胺制造商包括Asahi和Hitachi Dupont。最新的工藝是使用聚酰亞胺（PI）或聚苯并惡唑（PBO）薄膜的真空固化，以提供優異的介電薄膜性能，同時加快大批量生產的固化時間。

RDL流程通常涉及半加性工藝，包括介電沉積、濕法或干法蝕刻、阻擋層和籽晶層沉積以及鍍銅。扇出WLP，但對于高密度RDL，雙鑲嵌工藝越來越具有吸引力，以避免與半加性工藝相關的種子層咬邊和側壁蝕刻漏洞問題。通過在無刻蝕步驟的介質層中嵌入跡線，并采用雙鑲嵌工藝，消除了銅崩潰風險，新的RDL提高了互連可靠性。在新工藝中，使用一個光刻曝光步驟在有機介質中形成通孔和RDL圖案。新的4層RDL（見圖2）具有2/1μm的線條/空間。為改善介質厚度均勻性而進行的工藝改進能夠減少晶圓邊緣殘留的厚銅引起的短路。

圖2 2/1μm L/S和2μm經堆棧的4層RDL 來源：Amkor

結論

RDL過程相對簡單，但一旦與涉及多個芯片的復雜過程集成，就需要進行重大優化，以管理這些封裝系統中的CTE不匹配、電氣、熱和機械行為。

審核編輯：劉清