資料介紹
Verilog HDL是一種硬件描述語言(HDL:Hardware Description Language),以文本形式來描述數字系統硬件的結構和行為的語言,用它可以表示邏輯電路圖、邏輯表達式,還可以表示數字邏輯系統所完成的邏輯功能。
使用Verilog描述硬件的基本設計單元是模塊(module)。構建復雜的電子電路,主要是通過模塊的相互連接調用來實現的。模塊被包含在關鍵字module、endmodule之內。實際的電路元件。Verilog中的模塊類似C語言中的函數,它能夠提供輸入、輸出端口,可以實例調用其他模塊,也可以被其他模塊實例調用。模塊中可以包括組合邏輯部分、過程時序部分。例如,四選一的多路選擇器,就可以用模塊進行描述。它具有兩個位選輸入信號、四個數據輸入,一個輸出端,在Verilog中可以表示為:
module mux (out, select, in0, in1, in2, in3);output out;input [1:0] select;input in0, in1, in2, in3;//具體的寄存器傳輸級代碼endmodule
ALU:Arithmetic Logic Unit,算術邏輯單元的全稱是Arithmetic Logic Unit,是處理器中的一個功能模塊,用來執行諸如加減乘除以及寄存器中的值之間的邏輯運算,通常在一般的處理器上被設成一個周期運行一次上升沿,這主要是由附屬于ALU的輸入輸出寄存器以及在ALU輸入處插入旁路乘法器來決定的?! entinum 4的ALU令人十分吃驚,Intel竟然使用0.18微米鋁連接技術制造出了延遲時間少于0.35ns的Rapid Execution Engine(快速執行引擎),其中包括了載入/存儲地址生成器,可以在上下沿同時進行時序運算,使用了這種ALU,從理論上來講處理器的計算可以增加到兩倍。從而使運算速度大大加快。
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