資料介紹
為了提高數字集成電路芯片的驅動能力,采用優化比例因子的等比緩沖器鏈方法,通過Hspice軟件仿真和版圖設計測試,提出了一種基于CSMC 2P2M 0.6 μm CMOS工藝的輸出緩沖電路設計方案。本文完成了系統的電原理圖設計和版圖設計,整體電路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工藝的工藝庫(06mixddct02v24)仿真,基于CSMC 2P2M 0.6 μm CMOS工藝完成版圖設計,并在一款多功能數字芯片上使用,版圖面積為1 mm×1 mm,并參與MPW(多項目晶圓)計劃流片,流片測試結果表明,在輸出負載很大時,本設計能提供足夠的驅動電流,同時延遲時間短、并占用版圖面積小。
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