華為Verilog HDL入門(mén)教程的PDF電子書(shū)免費下載

　　本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL設計方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設計代碼并能夠進(jìn)行一些簡(jiǎn)單設計的語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設計代碼并能夠進(jìn)行一些簡(jiǎn)單設計的Verilog HDL建模。

　　當前業(yè)界的硬件描述語(yǔ)言中主要有VHDL 和Verilog HDL。公司根據本身ASIC設計現有的特點(diǎn)、現狀，主推Verilog HDL 語(yǔ)言，逐漸淡化VHDL語(yǔ)言，從而統一公司的ASIC/FPGA設計平臺，簡(jiǎn)化流程。

　　為使新員工在上崗培訓中能迅速掌握ASIC/FPGA 設計的基本技能，中研基礎部ASIC設計中心開(kāi)發(fā)了一系列的培訓教材。該套HDL語(yǔ)言培訓系列包括如下教程：

　　《Verilog HDL 入門(mén)教程》

　　《Verilog HDL 代碼書(shū)寫(xiě)規范》

　　《Verilog 基本電路設計指導書(shū)》

　　《TestBench 編碼技術(shù)》

　　系列教材完成得較匆忙，本身尚有許多不完善的地方，同時(shí)，可能還需要其他知識方面的培訓但沒(méi)有形成培訓教材，希望大家在培訓過(guò)程中，多提寶貴意見(jiàn)，以便我們對它進(jìn)行修改和完善。

　　當前的數字電路設計從層次上分可分成以下幾個(gè)層次：

　　1. 算法級設計：利用高級語(yǔ)言如C語(yǔ)言及其他一些系統分析工具（如MATLAB）對設計從系統的算法級方式進(jìn)行描述。算法級不需要包含時(shí)序信息。

　　2. RTL級設計：用數據流在寄存器間傳輸的模式來(lái)對設計進(jìn)行描述。

　　3. 門(mén)級：用邏輯級的與、或、非門(mén)等門(mén)級之間的連接對設計進(jìn)行描述。

　　4. 開(kāi)關(guān)級：用晶體管和寄存器及他們之間的連線(xiàn)關(guān)系來(lái)對設計進(jìn)行描述。

　　算法級是高級的建模，一般對特大型設計或有較復雜的算法時(shí)使用，特別是通訊方面的一些系統，通過(guò)算法級的建模來(lái)保證設計的系統性能。在算法級通過(guò)后，再把算法級用RTL級進(jìn)行描述。門(mén)級一般對小型設計可適合。開(kāi)關(guān)級一般是在版圖級進(jìn)行。

　　在傳統的設計方法中，當設計工程師設計一個(gè)新的硬件、一個(gè)新的數字電路或一個(gè)數字邏輯系統時(shí)，他或許在CAE 工作站上做設計，為了能在CAE工作站做設計，設計者必須為設計畫(huà)一張線(xiàn)路圖，通常地，線(xiàn)路圖是由表示信號的線(xiàn)和表示基本設計單元的符號連在一起組成線(xiàn)路圖，符號取自設計者用于構造線(xiàn)路圖的零件庫。若設計者是用標準邏輯器件（如74系列等）做板極設計線(xiàn)路圖，那么在線(xiàn)路圖中，符號取自標準邏輯零件符號庫；若設計是進(jìn)行ASIC設計，則這些符號取自ASIC庫的可用的專(zhuān)用宏單元。這就是傳統的原理圖設計方法。

　　對線(xiàn)路圖的邏輯優(yōu)化，設計者或許利用一些EDA工具或者人工地進(jìn)行邏輯的布爾函數邏輯優(yōu)化。為了能夠對設計進(jìn)行驗證，設計者必須通過(guò)搭個(gè)硬件平臺（如電路板），對設計進(jìn)行驗證。隨著(zhù)電子設計技術(shù)的飛速發(fā)展，設計的集成度、復雜度越來(lái)越高，傳統的設計方法已滿(mǎn)足不了設計的要求，因此要求能夠借助當今先進(jìn)的EDA工具，使用一種描述語(yǔ)言，對數字電路和數字邏輯系統能夠進(jìn)行形式化的描述，這就是硬件描述語(yǔ)言。

　　硬件描述語(yǔ)言HDL（Hardware Description Language ）是一種用形式化方法來(lái)描述數字電路和數字邏輯系統的語(yǔ)言。數字邏輯電路設計者可利用這種語(yǔ)言來(lái)描述自己的設計思想，然后利用EDA工具進(jìn)行仿真，再自動(dòng)綜合到門(mén)級電路，最后用ASIC或FPGA實(shí)現其功能。舉個(gè)例子，在傳統的設計方法中，對2輸入的與門(mén)，我們可能需到標準器件庫中調個(gè)74系列的器件出來(lái)，但在硬件描述語(yǔ)言中，“& ”就是一個(gè)與門(mén)的形式描述，“C = A & B”就是一個(gè)2輸入與門(mén)的描述。而“and”就是一個(gè)與門(mén)器件。

　　硬件描述語(yǔ)言發(fā)展至今已有二十多年歷史，當今業(yè)界的標準中（IEEE標準）主要有VHDL和Verilog HDL 這兩種硬件描述語(yǔ)言。