FPGA的亞穩定性詳細資料簡介

　　本文敘述了FPGA的亞穩定性，敘述了它是如何發生的，是如何導致設計失效的。文中說明了如何計算亞穩定性能的MTBF值，并解釋了器件和設計性能的變化將會如何影響該值

　　引言：亞穩定性（ Metastability）是數字設備（含FPGA）中導致系統失效的一種現象，當信號在非相關時鐘域或異步時鐘域之間傳輸時發生。本文敘述FPGA中的亞穩定性，討論了它如何發生，如何導致系統失效

　　數字電路的設計者通過對兩次失效之間間隔的平均值（MTBF）進行計算，得到亞穩定性定量描述，從而指示設計者采取適當的方法以減少發生失效的可能性（幾率）。本文講解了如何根據不同的器件和設計參數計算MTBF，解釋了FPGA廠商和FPGA設計者兩方面是如改善MTBF的。設計者運用相關的設計技術和優化方案，減少亞穩定失效的幾率，使得系統的可靠性得以提高

　　何為亞穩定性（ Metastability）

　　數字器件（例如FPGA）中所有的寄存器都具有所設定的時序要求。根據該要求，每一個寄存器都可以正確地捕獲它輸入端口的數據，并激勵輸出信號至它的輸出端口。為了保證這種操作的可靠，寄存器的輸入信號必須在時鐘沿之前的最小時間段保持穩定（寄存器建立時間），以及在時鐘沿之后的最小時間段保持穩定（寄存器保持時間t）。然后在特定的時鐘輸出延遲（t）之后，寄存器產生有效的輸出。如果某個信號的傳輸違背了上述建立時間ts和保持時間th的要求，該寄存器就有可能進入亞穩態。發生亞穩態時（某些時鐘周期），寄存器的輸出值會漂浮在高電平（高狀態）和低電平（低狀態）之間，這也就意味著指定的輸出高狀態和輸出低狀態會在t。之后再度被延遲在同步系統中，輸入信號總是滿足寄存器的時序要求（設計必須），所以亞穩態不會發生通常，若在無關時鐘域電路或異步時鐘域電路之間發生信號傳輸，亞穩態問題將會發生。此時，設計者不能保證這些信號能符合ts和th，這是因為這些信號可能在相對于目標域時鐘的任何時刻到達。而這些信號中的任何一個若發生ts和t時序違規，將導致一次亞穩態輸出。寄存器或者不符合時序要求進入亞穩態，或者符合時序要求回到穩態，這兩種可能性兼而有之，而它們很大程度上取決于FPGA器件的制造工藝技術，以及運行時的條件。大多數情況下，寄存器將快速地返回到指定的穩定狀態。