基于verilog的秒脈沖程序設計

　　erilog 脈沖發(fā)生器程序

　　　　/*************************************************************************************** 實(shí)現功能簡(jiǎn)述

　　本模塊主要功能是產(chǎn)生一個(gè)確定時(shí)鐘周期長(cháng)度（最長(cháng)為256個(gè)時(shí)鐘周期）的脈沖信號，可以自己設定脈沖長(cháng)度，輸出的脈沖信號與時(shí)鐘上升沿同步 脈沖寬度 = pulsewide + 1 時(shí)鐘周期;

　　輸入一個(gè)啟動(dòng)信號后，可以產(chǎn)生一個(gè)固定時(shí)鐘周期長(cháng)度的脈沖信號，與啟動(dòng)信號的長(cháng)短無(wú)關(guān)！脈沖寬度可調！

　　1、可以調整輸出脈沖寬度

　　2、只要輸入一個(gè)啟動(dòng)信號，不論啟動(dòng)信號寬度——需要能夠觸發(fā)設計，就輸出脈沖 3、再輸出一個(gè)完整的脈沖過(guò)程中，不論輸入多少個(gè)啟動(dòng)信號，都只會(huì )輸出一個(gè)脈沖 4、不論啟動(dòng)脈沖的寬度多大，輸出的脈沖寬度恒定

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　　module confirmpulse （ clk， reset， start， pulse， pulsewide ）;

　　input clk， reset， start; input ［7:0］ pulsewide; output pulse;

　　reg pulse;

　　reg counten; reg ［7:0］ count;

　　//計數器啟動(dòng)標記，表示一次延時(shí)計數開(kāi)始 always @ （ posedge clk ） begin

　　if （ reset == ‘b0 ） counten 《= ’b0; else begin

　　if （ start == ‘b1 ） counten 《= ’b1;

　　else if （ start == ‘b0 && count 》 pulsewide ） counten 《= ’b0; end