基于AXI總線的未知信號頻率測量

上一節我們體驗了一把PS和PL是怎樣聯合開發的，這種ARM和FPGA聯合設計是ZYNQ的精華所在。這一節我們實現一個稍微復雜一點的功能——測量未知信號的頻率，PS和PL通過AXI總線交互數據，實現我們希望的功能。

如何測量數字信號的頻率

最簡單的辦法——在一段時間內計數

在我們設定的時間（Tpr） 內對被測信號的脈沖進行計數， 得Nx， Fx=Nx/Tpr。

Tpr 越大，測頻精度越高。這種方法適合于高頻信號，因為這里可能會有一個被測信號周期的誤差，測量高頻信號時誤差小。

另一個變種——在一個周期內計數

在 被測信號一個周期內對基準時鐘信號計數，得Nx， 基準時鐘周期為T， 則Tx=T*Nx， Fx=1/Tx。

被測信號頻率越低， 基準時鐘頻率越高，測量精度越高。因此這種方法適用于低頻信號。

二者結合——多個周期同步計數

這種方法的精髓在于同步二字。

在計數時引入D觸發器，在被測信號的上升沿計數（Ntest），實際測量時間是被測信號周期的整數倍，消除了可能的1 個周期的誤差。

引入一個標準時鐘信號（Fstd已知），在測量被測信號頻率的同時，對標準時鐘脈沖進行計數（Nstd）。

它倆的計數時間相同：Nstd/Fstd = Ntest / Ftest，所以Ftest=Fstd*Ntest/Nstd

增大Tpr或提高Fstd，可以提高測量精度。這種方法高低頻通吃。

今天我們要采用的是第三種方法，系統框圖如下：

可見看見后面兩個計數模塊的使能信號都是來自D觸發器的輸出，D觸發器的輸入是待測信號，也就是測量時間會是待測信號的整數倍，然后兩個模塊分別對待測信號和一個已知頻率的時鐘信號進行脈沖計數。

設計思路是：

得到計數值——PL完成

計算頻率——PS完成

新建一個工程叫Freq_Meter，

創建基于AXI總線的頻率計數模塊

命名為Freq_EA，默認4個寄存器，添加端口：

添加用戶邏輯，復位信號連接到系統的，寄存器0的第0位用于計數清零，第1位用于控制計數時間：

// Add user logic here

reg clr;

reg Tpr;

reg［31:0］ Nstd;

reg［31:0］ Ntest;

always @（ posedge S_AXI_ACLK ） begin

if （ S_AXI_ARESETN == 1‘b0 ） begin

clr 《= 1’d0;

Tpr 《= 1‘d0;

end

else begin

clr 《= slv_reg0［0］; //復位

Tpr 《= slv_reg0［1］; //預置時間

end

end

//-----------------------------

always @（posedge S_AXI_ACLK） begin //標準時鐘

if（！clr）

Nstd 《= 32’d0;

else if（Tpr == 1‘b1）

Nstd 《= Nstd + 1’b1;

else

Nstd 《= Nstd;

end

//------------------------------

always @（posedge Ftest） begin //待測信號

if（！clr）

Ntest 《= 32‘d0;

else if（Tpr == 1’b1）

Ntest 《= Ntest + 1‘b1;

else

Ntest 《= Ntest;

end

// User logic ends

endmodule

計數值存到寄存器1，2中，寄存器0留著給控制信號（Tpr，rst）：

頂層文件里，添加端口號：

端口調用里的信號補齊：

打包好IP。然后回到之前的工程，添加這個IP到庫里。

新建一個Block Design，添加zynq核，因為我們需要兩個信號，一個標準時鐘（已知的，這里用的是100M），一個待測信號，我們都用PS產生，最后我們可以看下這種方法測的到底準不準：

添加Freq_EA，CLK1連接到Ftest上，連接好后的框圖如下：

一系列順序操作，生成比特流后導入到SDK。

SDk部分設計

新建一個應用工程，首先還是找到xparameters.h文件，找到我們的IP的基地址：

列一下，前面的硬件設計是這樣的：

寄存器0是給控制i信號的，第0位用于計數復位，第1為用于控制計數時間，拉高時開始計數，然后拉低時停止計數，

寄存器1存的是標準時鐘計數值，

寄存器2是待測信號計數值。

一些相關注釋在代碼后邊

#include

#include “xil_io.h”

#include “sleep.h”

#include “xparameters.h”

#include “xil_types.h”

int main（）{

u32 N_std，N_test;

double Freq_test;

while（1）{

Xil_Out32（XPAR_FREQ_EA_V1_0_0_BASEADDR，0）; //0000_0000 低電平復位

usleep（10）;

Xil_Out32（XPAR_FREQ_EA_V1_0_0_BASEADDR，3）; //0000_0011 10us后開始計數

usleep（100000）; //計數0.1s，最高計數32位，不能溢出了

N_std =Xil_In32（XPAR_FREQ_EA_V1_0_0_BASEADDR+4）;

N_test =Xil_In32（XPAR_FREQ_EA_V1_0_0_BASEADDR+8）;

xil_printf（“N_std=%d\r\n”，N_std）;

xil_printf（“N_test=%d\r\n”，N_test）;

Freq_test =（double）100.0*N_test/N_std; //標準時鐘是100MHz

printf（“The Frequency is %f MHz\r\n”，Freq_test）;

sleep（2）;

}

return 0;

}

上電，program FPGA，運行軟件部分：

可以看見：

對比一下，可以精確到小數點后4位，還是很準的：

小插曲：

打印函數不能用xil_printf（），因為Xilinx提供的打印函數不能打印浮點數。上面是我一開始用的xil_printf，結果數字出不來，要么計數一些奇怪符號，下面是換成C自帶的庫函數就可以了

總結：

基于AXI總線的開發是很強大的，PS可以和Pl交互，不管是控制信號還是數據，甚至PL可以控制PS，這里權當拋磚引玉。