Xilinx FPGA AXI4總線（一）介紹【AXI4】【AXI4-Lite】【AXI-Stream】

從 FPGA 應用角度看看 AMBA 總線中的 AXI4 總線。

（1）主要先把我博客的介紹原理的文章搬過來；

（2）用 FPGA 的實例看下 AXI4 和 AXI4-Lite 的握手；

（3）自定義一個 AXI-Lite 的 IP 作為從機設備 Slave，并將其掛載到 AXI Interconnect 上，由 ZYNQ 的 PS 側作為主機來控制 LED；

（4）對 AXI-Lite 作源碼分析。

AMBA? AXI4（高級可擴展接口 4） 是 ARM? 推出的第四代 AMBA 接口規范，AMBA（Advanced Microcontroller Bus Architecture）是片上總線標準，包含AHB（Advanced High-performance Bus）、ASB（Advanced System Bus）和 APB（Advanced Peripheral Bus）。

AXI （ Advanced eXtensible Interface ），高性能、高帶寬、低延遲片內總線。

AXI4：高性能內存映射需求（如讀寫DDR、使用BRAM控制器讀寫BRAM等），為了區別，有時候也叫這個為 AXI4-Full；

AXI4-Lite：用于簡單、低吞吐量的內存映射通信（例如，與控制寄存器和狀態寄存器之間的通信）；

AXI4-Stream ：高速流數據（視頻、圖像等流式數據）；

AXI4 具有：

?（1）一致性： 所有接口子集都使用相同的傳輸協議。

?（2）全面規范化： 便于客戶采用。

?（3）標準化： 配套提供標準模型和檢查器以供設計人員使用。

?（4）接口去耦化： 互連電路與接口之間有去耦機制。

?（5）可擴展性： AXI4 是一種可滿足未來需求的開放式標準。

其它優勢：

?（1）支持存儲器映射型和串流型接口;

?（2）為通信、視頻、嵌入式以及 DSP 功能提供統一化 IP 接口;

?（3）簡便易用，并具有自動流水線例程化等特性，可幫助用戶輕松實現既定性能目標;

1. AXI4

AXI4 協議是 AXI3 的升級，旨在提高多個主系統使用時的互連性能和互連利用率。其包括了如下增強功能：

?（1）支持高達 256 個突發長度

?（2）服務質量信令

?（3）支持多個區域接口

2. AXI4-Lite

AXI4-Lite 是 AXI4 協議的子集，旨在與組件中較小較簡單的控制寄存器型接口實現通信。AXI4-Lite 接口主要特性為：

?（1）所有處理的突發長度為 1

?（2）所有數據存取的大小等同于數據總線寬度

?（3）不支持獨占訪問

3 . AXI4-Stream

AXI4-Stream 協議針對主系統向從系統進行單向數據傳輸， 流式數據（比如視頻流） 。該協議的主要優勢包括：

?（1）使用相同的共享線集支持單數據流和多數據流；

?（2）在同一互連中支持多數據寬度；

?（3）FPGA 實現的理想選擇。

如圖 1-1 所示為 AXI4 讀事務使用讀地址和讀數據通道，主機在讀地址通道上給出要讀取的數據的地址和控制信息（當突發讀取多個數據時，給出數據存儲的首地址和突發長度），從機收到后在將數據通過讀數據通道發送給主機。

如圖 1-2 所示為寫事務使用寫地址、寫數據和寫響應通道的方式，主機首先向發送寫控制，然后發送要寫入的數據，從機在收完本次寫事務的數據后給出寫響應信號代表接收完成。

AXI4-Stream協議為流數據的傳輸定義了單個通道，與****AXI4 不同， AXI4-Stream 接口可以突發無限數量的數據 。

對上述5個獨立的通道，每個通道都包含一個信息信號和一個雙路的 valid 、 ready 握手信號， valid 信號表示發出的數據有效， ready****信號表示已經準備好。