基于FPGA的錯誤檢測與自動糾正的設計

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在一些電磁環境比較惡劣的情況下，一些大規模集成電路常常會受到干擾，導致不能正常工作。特別是像RAM這種利用雙穩態進行存儲的器件，往往會在強干擾下發生翻轉，使原來存儲的"0"變為"1"，或者"1"變為"0"，造成的后果往往是很嚴重的。

在這種情況下，我們可以采用錯誤檢測與糾正EDAC（ErrorDetectionAndCorrection）電路來有效地減少或避免這種情況的出現。根據檢錯、糾錯的原理，主要思想是在數據寫入時，根據寫入的數據生成一定位數的校驗碼，與相應的數據一起保存起來；當讀出時，同時也將校驗碼讀出，進行判決。如果出現一位錯誤則自動糾正，將正確的數據送出，并同時將改正以后的數據回寫覆蓋原來錯誤的數據；如果出現兩位錯誤則產生中斷報告，通知CPU進行異常處理。所有這一切動作都是靠硬件設計自動完成的，具有實時性和自動完成的特點。通過這樣的EDAC電路，能大大提高系統的抗干擾能力，從而提高系統的可靠性。

當然，有一些現成的集成電路芯片可以完成上述功能，如74系列的74630芯片等。但由于嵌入式系統中，往往由于集成化的需要，要將這樣的功能集成到FPGA中去實現，因此采用VHDL語言進行設計具有靈活性和通用性的特點。

1檢錯與糾錯原理

首先來看看檢錯和糾錯的基本原理。進行差錯控制的基本思想是在信息碼組中以一定規則加入不同方式的冗余碼，以便在信息讀出的時候依靠多余的監督碼或校驗碼來發現或自動糾正錯誤。

針對誤碼發生的特點，即錯誤發生的隨機性和小概率性，它幾乎總是隨機地影響某個字節中的某一位（bit），因此，如果能夠設計自動糾正一位錯誤，而檢測兩位錯誤的編碼方式，就可以大大的提高系統的可靠性。

現在我們以16位的CPU數據總線為例，假定信息源的位數為16，要構造一種能夠糾正一位錯誤，檢查兩位錯誤的編碼方式。根據"糾錯定理"，需要設計最小漢明距離≥4的碼組。我們可以采用線形分組碼，利用線性分組碼的概念可以構造六位監督碼，它們由如下線性關系產生：
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其中，d0~d15為16位數據（15為最高位MSB，0為最低位LSB），C0~C5為產生的六位監督碼，表示進行異或運算。
在數據讀出時，我們只需要考察伴隨式S=[S0S1S2S3S4S5]，其中：
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很容易證明，根據伴隨式進行誤差診斷，符合表1所列情況。
表1誤差診斷碼表

當S=[000000]時，數據正確無誤；
當S=[001011]時，數據錯一位，并且錯誤發生在d0位，可將d0位的數據取反加以糾正；
當S=[001101]時，數據錯一位，并且錯誤發生在d1位，可將d1位的數據取反加以糾正；
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當S=[110100]時，數據錯一位，并且錯誤發生在d15位，可將d15位的數據取反加以糾正；
當S=[000001]時，數據錯一位，并且錯誤發生在C0位；
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當S=[100000]時，數據錯一位，并且錯誤發生在C5位；
當S為其它情況時，至少發生兩位錯誤。

可以看出，這種編碼方式可以滿足自動糾正一位錯誤，而發現兩位錯誤的要求。下面就進一步討論如何用電路來實現。
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