版本更新 | 2022 Allegro SPB 17.4 版本更新——亮點概要

今年3月，Allegro 和 Sigrity 軟件最新發布了一系列的產品更新（SPB17.4 QIR4 release）。接下來，我們將陸續介紹各個產品更新亮點。通過實例講解、視頻演示讓您深入了解AllegroPCB Editor、AllegroSystem Capture、AllegroPackage Designer Plus、SigrityAurora、Sigrity SystemSI、Sigrity SystemPI等產品的新功能及用法，助力您提升設計質量和設計效率。

Allegro

PCB Editor

PCB 設計亮點

動態背鉆：背鉆信息跟隨設計，實時更新。設計調整后，無需手動更新背鉆信息。

微孔檢查：設定激光孔相關的設計規則，確保HDI設計高質量交付。

參數化高速結構：

無需繁瑣選擇高速結構要素，輸入參數即可生成所需高速結構；

在設計中，像使用過孔一樣使用高速結構（替換、在Constraint Manager中設定）。

3D Canvas：讓設計者看到PCB實體，眼前展示的是組裝完成的PCB。

DFM/DFA設計：不同區域設置不同的DFM/DFA規則。

Allegro Constraint Compiler：將設計指南轉換為設計規則，實現規則同源，幫助設計者快速準確復用規則。

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Allegro

System Capture

原理圖

設計亮點

Symbol 設計更高效：實現跨section的操作；支持文檔類symbol、異構部件創建。

原理圖設計性能：同一層次下的Block順序可調；不同section之間Pin順序可調。

設計完整性檢查：基于設計規則，可Waive DRC；用戶自定義類別和規則；可增加DRC注釋。

設計流程更暢通：Block內變量重用；關聯Block和變量，以利于Block更新；可生成層次BOM。

PSpice集成：PSpice 仿真模擬設計；運行 PSpice 高級分析以優化電路,估算良率。

AWR-RF集成：用Allegro庫設計MWO的射頻電路；直接用供應商提供的部件進行設計；RFIP無縫導入PCB制造庫。

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AllegroPackage

Designer Plus

封裝 設計亮點

焊盤編輯更靈活：多孔焊盤創建、焊盤隔離設置等功能，幫助用戶更高效地建立想要的焊盤形式。

實時DFM：Package to Package區域規則，同名網絡過孔檢查，更詳細DFM規則設置保證設計滿足制造要求。

參數化高速結構：高速差分結構參數化創建，全新自動化框選替換操作，提升設計效率。

硅基供電網絡參數化設計：針對硅基設計，參數化創建IC風格電源網絡、過孔陣列以及電源平面，保證供電和接地充足。

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Sigrity

Aurora

互連建模 仿真亮點

支持對未布線網絡的拓撲提取及建模：支持布線前按照預拉線曼哈頓長度拓撲提取，并進行信號互連搭建，進行信號完整性仿真分析。

支持Clarity3D Solver和Sigrity PowerSI引擎直接集成：在Aurora環境中，可以通過選擇需要提取的網絡調用Clarity 3D Solver和Sigrity PowerSI引擎進行S參數的仿真建模。

IR Drop直流電壓降仿真支持自動剪切功能：自動剪切功能，可以加快仿真的速度，針對大型PCB的區域分析及部分電路仿真提升仿真的速度。

新增生成同軸電纜和雙絞線電纜的模型：生成同軸電纜和雙絞線建模，支持框架及參數建模和自定義參數建模的辦法，通過修改編輯支持直接進行信號互連拓撲及信號互連仿真。

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Sigrity

SystemSI

系統信號 仿真亮點

新增支持MIPI-C PHY仿真及標準合規包檢查：支持MIPI-C仿真與合規檢查分析，支持信號鏈路拓撲互連及仿真，能自動生成合規性分析報告，眼圖和誤碼率，抖動結果。

新增支持GDDR6 接口及JEDEC協議自動化分析：能夠在仿真接口中直接調用GDDR6的接口標準，進行仿真結果的合規性分析檢查，并支持按照JEDEC協議自動化分析來輸出合規性的檢查分析報告。

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Sigrity

SystemPI

系統電源 仿真亮點

加強支持假設分析：允許在Sigrity OptimizePIdecap庫中自動尋找合適的元件進行掃描分析，以求出最佳的結果，支持時域和頻域的范圍內掃描結果優化

加強PWL生成功能：支持增強功能，低通，高通，帶通，帶阻濾波器，增加了隨機掃描的噪聲，允許設置波形的時間及時間步長和停止時間。