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賽靈思Versal自適應計算加速平臺指南

YCqV_FPGA_EETre ? 來(lái)源:Xilinx賽靈思官微 ? 作者:Xilinx ? 2021-10-11 11:33 ? 次閱讀

賽靈思 Versal 自適應計算加速平臺 (ACAP) 設計方法論是旨在幫助精簡(jiǎn) Versal 器件設計進(jìn)程的一整套最佳實(shí)踐。鑒于這些設計的規模與復雜性,因此必須通過(guò)執行特定步驟與設計任務(wù)才能確保設計每個(gè)階段都能成功完成。

本指南將分為以下五大章節,遵循指南里的步驟和最佳實(shí)踐進(jìn)行操作,將有助于您以盡可能最快且最高效的方式實(shí)現期望設計目標。

PART 1

仿真流程

為了應對仿真范圍、仿真抽象和仿真目的等方面的不同需求,賽靈思為 Versal ACAP 設計的各組件提供了專(zhuān)用的流程,包括 AI 引擎、PS 和 PL。此外,賽靈思還支持對由 PL、PS 和(可選)AI 引擎組件組成的完整系統進(jìn)行協(xié)同仿真。

具體章節提供了有關(guān)每個(gè)仿真流程的范圍和目的的詳細信息,請您下載完整版指南進(jìn)行查閱。

PART 2

設計收斂

設計收斂包括滿(mǎn)足所有系統性能、時(shí)序和功耗要求,并成功確認硬件中的功能。在設計收斂階段,您可開(kāi)始通過(guò)實(shí)現工具運行設計,因此首先需要考量的就是時(shí)序和功耗注意事項。

在此設計收斂階段、估算設計利用率,時(shí)序和功耗可以得到準確性更高的結果。這樣即可為您提供機會(huì )來(lái)重新確認時(shí)序和功耗目標是可達成的。為確認設計能夠滿(mǎn)足其要求,賽靈思建議制定時(shí)序基線(xiàn)和功耗基線(xiàn)。時(shí)序基線(xiàn)側重于在定義準確的時(shí)序約束之后,評估時(shí)序路徑。功耗基線(xiàn)則需要為 Vivado 提供正確的翻轉信息,以便確定準確的動(dòng)態(tài)功耗信息。

當您基于基線(xiàn)開(kāi)始迭代后,應在改善時(shí)序時(shí)復檢功耗數值。通常,建議您盡早開(kāi)啟整套功耗節省功能,然后對導致出現時(shí)序問(wèn)題的個(gè)別項進(jìn)行縮減,這樣有助于達成適當的平衡,從而滿(mǎn)足設計收斂目標。在實(shí)現階段盡早聯(lián)動(dòng)開(kāi)展功耗分析和時(shí)序分析能夠節省工程設計時(shí)間,實(shí)現更準確的工程規劃。這樣即可留出更多時(shí)間用于探索各種工程設計解決方案,不至于在設計周期后期才發(fā)現更合適的解決方案。

PART 3

系統性能收斂

Versal 器件是圍繞異構計算引擎來(lái)構建的,這些引擎通過(guò) NoC 或 PL 彼此相連并通過(guò)高性能收發(fā)器和 I/O 連接到外部系統。在系統應用與映射階段,器件接口和總體計算要求可用于指定器件中實(shí)現的每個(gè)計算和控制功能的目標性能。每個(gè)功能都設計為映射到最合適的硬件資源,此類(lèi)資源使用對應編程語(yǔ)言和編譯軟件(例如,對應嵌入式處理器系統使用系統軟件,對應 AI 引擎或 PL 內核使用 C/C++ 語(yǔ)言、對應高性能 PL 內核或固件則使用 RTL 等)。

各設計團隊必須先在功能級別確認功能和期望的性能,然后再將其集成到部分系統應用或整個(gè)系統中。在集成階段中,功能可能失效,且性能可能降級。由于 Versal 器件所支持的系統應用的復雜性和異構性質(zhì),因此必須事先明確并規劃分析和調試方法論。

Vitis 和 Vivado 工具均為綜合性且互補性的設計環(huán)境,可提供在硬件中進(jìn)行功能仿真、設計特性報告以及數據測量或探測所需的所有功能。具體章節提供了分步驟分析方法建議,詳情請下載完整版指南進(jìn)行查閱。

PART 4

配置與調試

成功完成設計實(shí)現后,下一步就是將設計加載到器件中并在硬件上運行。配置是指將特定應用的數據加載到器件內部存儲器中的過(guò)程。如果設計在硬件上不滿(mǎn)足要求,則需要進(jìn)行調試。具體詳細信息,可參閱相關(guān)資源獲取。

PART 5

確認

Versal ACAP 的多種不同計算域給傳統 FPGA 確認方法帶來(lái)了諸多挑戰。除了可編程邏輯和處理器子系統外,Versal器件還包含 AI 引擎,使系統確認任務(wù)比傳統 FPGA 更復雜。

此確認方法是圍繞以下關(guān)鍵概念構建的:

? 塊/IP 確認:PL 內各 RTL 和 HLS IP 可先單獨確認,然后再執行系統集成。

? AI 引擎確認:位于接口級別的 AI 引擎可視作為 AXI-MM 或 AXI4-Stream IP。

? 系統確認:完成各塊確認后,即可確認整個(gè)系統、使用處理器來(lái)協(xié)調數據流、測試矢量生成、監控等。

責任編輯:haq

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原文標題:Versal ACAP 系統集成和確認方法指南

文章出處:【微信號:FPGA-EETrend,微信公眾號:FPGA開(kāi)發(fā)圈】歡迎添加關(guān)注!文章轉載請注明出處。

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