深度解讀2.5D/3D及Chiplet封裝技術和意義

芯片整合已演進至2.5D/3D及Chiplet封裝：

從后摩爾時代創新的方式看，主要圍繞新封裝、新材料和新架構三方面展開，芯粒（Chiplet）是在2015年Marvell創始人之一周秀文(Sehat Sutardja)博士曾提出Mochi(Modular Chip，模塊化芯片)架構的概念，這是芯粒最早的雛形。產業開始思考將不同工藝的模塊化芯片，像拼接樂高積木一樣用封裝技術整合在一起，在提升性能的同時實現低成本和高良率，這就是芯粒。

Chiplet 模式兼具設計彈性、成本節省、加速上市等優勢，已被公認為后摩爾時代半導體產業的最優解集之一，在產業鏈上下游企業的共同推進下，Chiplet已經加速進入商業應用，應用領域包括新一代移動通信、高性能計算、自動駕駛以及物聯網等。

Chiplet主要幫助半導體解決了先進制程帶來的幾項痛點，包括:

（1）提高制造良率:來自HPC、Al的龐大運算需求，除了帶動對邏輯晶片內的運算核心數量需求上升，連帶晶片組內相應的快取記憶體、|/O元件數目與體積也大幅增加，進而加大晶片面積。這樣的放大除增加制造難度外，由缺陷密度帶來的良識別風險。透過Chiplet設計，將超大型晶片切割成各獨立小晶片，可有效改善良率。

（2）降低設計的成本:隨著制程不斷微縮，單一IC的設計成本近乎成倍數提升，在Chiplet的架構 下，將原先SoC重構為多顆小晶片后，部分小晶片可做到類模組化設計并重復運用在不同的產品線中。此外，在設計新產品時，晶片組中部分元件可直接延用前一代電路設計甚至采用其他業者的小晶片模組，好將資金與心力集中投注在關鍵小晶片的設計迭代。

（3）降低制造的成本:系統單晶片內的部分電路如快取記憶體、1/0元件、處理類比/溷合訊號的元件等由于性能要求較低，并不需使用到最先進的制程工藝。因此透過將上述元件獨立出來，分別使用性價比較高的成熟制程進行制造后，再與其他采用先進制程的小晶片封裝集成的方式，可進一步降低整體制造成本。

根據AMD等分析，相較SoC設計, Chiplet能減少整體制造成本達近50%之多，且此一成本優勢在越高階(越多核心數)的產品線表現得更為明顯。

讓多個芯?；ヂ撈饋聿⒆罱K異構集成成為一個大芯片，主要有兩個技術難點：

互聯。如何讓芯粒之間高速互聯，是Chiplet技術落地的關鍵。芯片設計公司在設計芯粒之間的互聯接口時，首要保證的是高數據吞吐量，另外，數據延遲和誤碼率也是關鍵要求，還要考慮能效和連接距離。封裝。怎么把多個Chiplet封裝起來，而且解決好散熱問題：一是封裝體內總熱功耗將顯著提升；二是芯片采用2.5D/3D堆疊，增加了垂直路徑熱阻；三是更加復雜的SiP，跨尺度與多物理場情況下熱管理設計復雜。

雖然Chiplet異構集成技術的標準化剛剛開始，但其已在諸多領域體現出獨特的優勢，應用范圍從高端的高性能CPU、FPGA、網絡芯片到低端的藍牙、物聯網及可穿戴設備芯片。

在高性能CPU芯片方面，AMD推出的Zen 2架構通過將不同工藝節點的多個處理器核裸片（7nm）、IO裸片（14nm）以及存儲器裸片組合構建成Chiplet芯片，從而以較低的成本獲得高端工藝帶來的計算處理性能提升。

英特爾公司 Stratix 10高性能FPGA較早采用Chiplet技術研制，通過EMIB硅橋封裝技術（2.5D）基于AIB接口實現FPGA邏輯裸片與Serdes IO裸片之間的集成。Stratix 10集成了來自三個芯片代工廠的6種工藝節點的裸片，有效證明了不同代工廠面向Chiplet技術的互操作性。英特爾公司 Agilex系列FPGA則利用了先進的3D封裝技術實現了包括10nm FPGA核心與112G Serdes的集成，證明了Chiplet技術應用于構建高工藝制程和高I/O性能芯片的可行性。

zGlue公司專注于中低端Chiplet芯片的研制和標準化，其研制或代工的藍牙、物聯網、WiFi等Chiplet芯片，裸片來源ADI、Dialog，Macronix和Vishay等30多家公司的近100種芯片產品。其建立了一套基礎的Chiplet EDA工具鏈，使得快速實現裸片組合與復用成為可能。

今年3月2日，英特爾與AMD、Arm、高通、微軟、谷歌、Meta、臺積電、日月光、三星等十家行業巨頭正式成立UCIe（通用芯粒高速互連）產業聯盟，意欲共同打造Chiplet互連標準，攜手推動Chiplet接口規范的標準化。國內廠商方面，包括芯原、超摩科技、燦導、芯和等多家半導體企業已經陸續加入。另外近日也有消息傳出，阿里巴巴也加入了Chiplet生態聯盟UCIe，并且成為中國大陸首家董事會成員。

UCIe主要借鑒了英特爾的AIB（Advanced Interface Bus，高級接口總線）技術，這項技術在2020年就捐贈給了CHIPS聯盟。UCIe規范涵蓋了物理層、通訊電氣信號標準、通道數量以及觸點間距等等。在協議上，也定義了高階協議和必要的功能集。

不過UCIe沒有規范芯粒之間的物理連接的封裝、橋接技術，芯粒之間的連接方式可以通過硅中介層或者其他方式連接方式協同工作。換而言之，只要芯粒符合UCIe標準，不管你是如何封裝或橋接，都能與兩外一個支持UCIe的芯粒產生通訊。同時UCIe 1.0會提供基礎封裝和高階封裝兩種級別參考?；A封裝主要針對傳統的有機基板低帶寬設備設計，允許元件擁有16條數據通道，100μm以上的觸點間距。高階封裝則涵蓋了所有基于高密度硅橋技術，包括EMIB和InFO，觸點間距縮小到25μm 到 55μm之間，密度更高，通道距離更短，，每秒可以進行1.3TB的數據溝通。

所有UCIe封裝類型都要求通信延遲必須低于2ns，電源效率范圍低至0.5 pJ/bit，高階封裝則需要達到0.25 pJ/bit。同時在高階封裝層面，物理層標準還包括了電信號、時鐘頻率、鏈路、邊帶信號等等。同時還具備一個256bit的流控制單元FLIT處理實際的數據傳輸。

而在此之上的中間層，則由Die to Die適配單元提供鏈路狀態管理、參數協商等功能。同時，D2D單元還提供CRC循環冗余校驗碼和鏈路級重試的額外數據可靠性保護功能。

與傳統SoC相比，Chiplet的思想是將不同的小芯粒通過先進封裝形成系統芯片；這也意味著，更為專業的設計工具對Chiplet未來生態的發展至關重要：

EDA設計流程圖

Chiplet因為需要更多異構芯片和各類總線的加入，將會使得整個芯片的設計過程變得更加復雜。

當然，相較于設計工具，Chiplet的IP新理念也至關重要。

一些半導體IP核以硅片的形式提供，IP即是chiplets，旨在以芯粒形式實現IP的“即插即用”和“重復利用”。

以解決原有先進制程工藝芯片面臨的性能與成本的矛盾，并降低較大規模芯片的設計時間和風險，實現從傳統SoC封裝的IP到先進封裝中以獨立的chiplets形式呈現的IP。

Chiplet的IP新理念 Chiplets結構：

隨著摩爾定律的放緩，芯粒（Chiplet）和異構集成 (HI：heterogenous integration) 提供了一種令人信服的方式來繼續改進性能、功耗、面積和成本 (PPAC)，但是選擇連接這些設備的最佳方式以使它們以一致且可預測的方式運行是隨著選項數量的不斷增加，這成為一個挑戰。

更多的可能性也帶來更多潛在的連接方式。因此，雖然 AI、5G、高性能計算、移動和可穿戴設備中的下一代應用都受益于不同設備在緊湊封裝中的各種組合，但僅對不斷增加的互連選擇進行分類是一項挑戰。但有利的一面是，該行業不再受一套規則的束縛，定制和優化系統的可能性正在呈爆炸式增長。

Promex工程副總裁 Chip Greely 說：“異構集成的美妙之處在于它現在并不總是適用于電氣?！?“你也可以將機電設備放入你的封裝中。對于我們的一些產品領域——例如，醫用相機——我們將機械和電氣功能整合在一個很小的空間內。如果你想擁有一個穩健的制造過程，你就會試圖讓你包括機械接口在內的接口盡可能容忍任何未對準或放置精度的任何變化?！?/p>

三星、英特爾、臺積電和許多其他設備制造商正專注于優化各種架構中的芯片到芯片（die-to-die）和芯片到封裝（die-to-package）互連，無論是使用微凸塊、混合鍵合和橋接的垂直構建，還是使用扇出重新分布的水平構建層。決定如何以及在何處形成互連正在成為系統集成的重要組成部分。

封裝選項的數量正在增加，因為許多新設計都是針對特定應用高度定制的。因此，它們的構造和連接方式通常取決于需要處理的數據量和類型、需要處理的位置以及可用功率。例證：特斯拉的 D1 Dojo 芯片是一塊 500 億晶體管芯片，用于在特斯拉數據中心內訓練 AI 模型。特斯拉低壓電子產品副總裁皮特·班農 (Pete Bannon) 在最近的一次演講中表示，這里的重點是海量數據吞吐量，使用具有內置靈活性的高度并行計算。

特斯拉的設備基于臺積電的集成扇出(InFO) 技術，在陣列中包含 25 個 D1 芯粒。Bannon 表示，該設備可以達到 9 petaflops，使用 576 通道的 I/O 環以每秒 36 TB 的速度移動。它還包括 3 個窄 RDL 層和 3 個厚 RDL 層。

與此同時，臺積電的路線圖要求采用可將電阻降低 40% 的新型低電阻互連。臺積電高級副總裁Yuh Jier Mii 表示，該方案不是通過大馬士革（damascene）制造，而是通過帶氣隙而不是電介質的減法金屬反應離子蝕刻（subtractive metal reactive ion etch）制造，可以將電容降低 20% 至 30%，并最終用 2D 互連材料取代銅互連。Mii 在最近的一次演示中表示：“隨著電阻率降低，未來有可能通過增強的互連性能進行擴展?！?/p>

圖 1：從板上芯片到異構集成的重新配置和互連路徑

異構集成的路線圖正在通過混合鍵合、更多地使用硅橋、二氧化硅和尺寸越來越大的聚合物中介層轉向更多的芯片堆疊。為了滿足不同的最終用途，體系結構和封裝類型不斷增加。

不同的架構，優先級

“先進封裝架構有望導致 I/O 互連呈指數級增長，”三星電子公司副總裁 Seung Wook Yoon 說（見圖 1）。Yoon 在 IEDM上詳細介紹了該公司用于芯粒集成的先進封裝 FAB 解決方案 (APFS)，重點介紹了先進封裝流程中的四個關鍵工藝——薄晶圓切割、混合鍵合、薄晶圓剝離（零應力）和垂直互連. “對于芯粒技術，晶圓厚度和凸點間距是關鍵參數。目前，最先進的 HBM 封裝的晶圓厚度小于 40μm，并將超過 16 個裸片堆疊到一個封裝中?！?/p>

三星有四種不同的封裝配置：2.5D RDL (R-Cube)、2.5D 硅中介層 (I-Cube)、3D-IC堆疊、采用混合鍵合的 X-Cube 微凸塊和混合中介層(H-Cube)。

圖 2：高帶寬內存和 AI/高性能計算中不斷增加的互連數量

不斷增加的電氣、機械和熱問題也在推動 HI 工藝解決方案的發展。例如，TSMC 展示了它如何解決由 4 個SoC 和 8 個 HBM 在 78 x 72mm 基板上的 50 x 54 mm 有機中介層上組成的系統中的噪聲問題（見圖 3）。在此設計中，用于芯片間連接的微凸塊的最小凸塊間距為 35μm。有機中介層（50 x 54 毫米或 3.3X 光罩尺寸）包含大約 53,000 條再分布層線（redistribution layer lines）。

圖 3：約 53,000條細間距 2um RDL 線形成總長 140 米，將 4 個 SOC 和 8 個 HBM 與層壓基板 (CoWoS-R) 上的有機中介層連接起來

臺積電在其中介層電介質的 C4 凸點側集成了一個分立式去耦電容器，非?？拷?SoC 器件，以確?？焖僖种齐娫从蛟肼?。這反過來又增強了 HBM 在高數據速率下的信號完整性。

熱問題雖然對半導體行業來說并不新鮮，但當更多的計算和電源管理設備彼此靠近放置時，熱問題會變得更加嚴重。Greely 指出了內存和電源管理 IC 等組合，它們通常必須在一個封裝內隔離?！半娫垂芾砭拖褚粋€老式的暖手器，而內存不喜歡超過 85°C，更不用說 100°C?！?/p>

中介層，無論是基于硅還是基于聚合物的薄膜，都有助于互連并充當異質芯片堆棧的應力消除緩沖器。壓力管理以及芯片移位最小化是晶圓廠開始從架構規劃和工藝方面著手解決的持續性問題。

ASE 在 IEDM 上展示了其三個垂直集成扇出封裝線的詳細信息?！皩τ?2.5D 和 3D，我們看到了密度和帶寬的增加。但我們也看到成本增加，這導致我們開發和引入了 ViPak 平臺，” ASE工程和技術營銷高級總監 Lihong Cao 說?！巴ㄟ^使用硅橋，L/S 芯片到芯片互連可以擴展到 0.8μm，甚至 0.65μm。所以在這個過程中，你最后放上die，但將橋接die放在載體上并使用銅柱連接。并且有兩個成型步驟。首先是保護橋接die。所以我不使用 RDL 進行互連，連接是通過橋接裸片，你可以使用 65nm 工藝設計橋接裸片，然后最后貼上芯片?！?/p>

異構系統本身就是系統或子系統。他們需要系統技術協同優化 (STCO)，這是 IEDM 慶祝晶體管發明 75 周年并展望下一個 75 年的主題。英特爾技術開發總經理 Ann Kelleher 表示：“慶祝晶體管的最佳方式是期待我們如何確保在未來 75 年內帶來盡可能多的創新?！薄盎谙到y的技術協同優化 (STCO) 是摩爾定律的下一步發展?！?/p>

STCO 將設計技術協同優化提升到系統級，為一個或多個制造流程優化設計工具。根據 Kelleher 的說法，下一階段“就是我所說的從工作量開始工作?！?這包括系統和軟件的所有方面，直至整個制造過程（見圖 4），同時優化系統設計、軟件、設備、互連、晶體管等。

圖 4：STCO 從工作負載開始，考慮晶圓廠和封裝制造和設計以及軟件和系統架構的所有方面

在工藝技術方面，Kelleher 指出晶體管將在 2023 年轉變為環柵 FET，在2025 年轉變為高 NA EUV，下一代互連金屬、鐵電材料，以及光學互連的最終結合。

混合鍵合

混合鍵合之所以稱為混合鍵合，是因為它同時鍵合了銅對銅焊盤（copper-to-copper pads）和電介質對電介質場（dielectric-to-dielectric fields），提供了終極的垂直連接。相對于銅微凸塊，混合鍵合可將信號延遲降至接近零，同時使凸塊密度提高 1,000 倍。微凸點間距目前在 35μm 以上。對于混合鍵合，正在評估小于 20μm的間距。

“我們正在與客戶就幾個有趣的混合綁定用例進行交流，包括高帶寬邊緣 AI 設備和 RF 組件。根據應用的不同，應用混合鍵合的好處可以是更高的性能和/或更強大的功能，在外形尺寸限制內，” UMC技術開發總監 Tony Lin 說。

清潔界面和精確對準是具有生產價值的混合鍵合工藝的關鍵要素。晶圓對晶圓（W2W）鍵合和芯片對晶圓(C2W)鍵合工藝均可用。W2W更成熟，但它需要相同尺寸的芯片，幾乎沒有靈活性。芯片到晶圓的流程更加復雜，并且容易受到芯片放置對齊不準確的影響。提高貼裝精度的一種方法是同時對多個裸片執行集體 D2W 鍵合（見圖 5）。也有多種脫粘方法，重點是最大限度地減少基板應力、降低成本和提高產量。

例如，熱方法成本低，但會引入壓力，并且產量低。Brewer Science副主任 Alvin Lee 表示，化學方法可以在室溫下進行，但通量仍然很低。激光剝離提供更快的吞吐量和低應力，但設備成本高。下一代光子剝離使用高強度光從玻璃上快速剝離晶圓，以更適中的工具成本引入很小的應力，Lee 指出。集體 D2W 混合鍵合是扇出封裝的使能技術。

圖 5：集體芯片到晶圓混合鍵合的工藝流程提供了比單獨拾取和放置更高的吞吐量和卓越的對準精度

混合綁定的早期采用者的額外好處之一可能是他們能夠實現相當于技術節點轉換的性能提升?！拔覀兊目蛻衾^續需要在他們的 IC 設計中實現更快的性能、更高的電源效率和更低的成本，這在過去是通過縮小晶體管來實現的，”UMC 的 Lin 說?！半S著跟上摩爾定律變得更具挑戰性和成本更高，混合鍵合可以提供我們客戶尋求的性能改進，使其成為技術節點遷移的靈活替代解決方案?！?/p>

英特爾透露了其在混合鍵合方面的研發進展，從2021年的10μm間距銅-銅鍵合擴展到上個月的3微米間距鍵合（見圖6）。一些專門針對混合鍵合優化的新工藝模塊包括調整 PECVD 氧化物沉積工藝以沉積厚 (20μm) 的低應力薄膜，改進氧化物 CMP 漿料以加快拋光速度，以及創建高縱橫比蝕刻和填充工藝對于通過電介質過孔。

圖 6：2021 年演示了間距為 10μm的混合銅-銅鍵合，2022 年演示了間距為 3微米的混合銅-銅鍵合，密度增加了 1,000 倍

但這些過程也有一些問題需要解決，這需要時間。例如，芯片移位可能是先進封裝和異構集成的一個重要問題。Greely 說：“也許您的互連焊盤尺寸過大，這樣您就可以為任何芯片移位做出妥協?！?“當你放下 RDL 層時，registration將是關鍵?！?/p>

插入結構（An interposing structure）

插入器（interposing）本身不是分立元件。它是芯片（或芯片）和下面的層壓基板之間的中間結構。盡管業界經常提到硅中介層，但構成硅中介層的材料都是電介質，即二氧化硅?；诰酆衔锏闹薪閷颖裙柚薪閷颖阋说枚?，但它們在某些應用中缺乏可靠性。

臺積電探索了有機中介層在電氣性能、翹曲控制、良率和可靠性方面的優勢?！皞鬏敁p耗是線路長度的函數。對于固定的每比特能量功耗設計預算，需要縮短互連長度以實現高帶寬，”臺積電后端技術服務部總監 Shin-Puu Jeng 說。

該代工廠一直致力于提高其堆疊技術的可靠性?！爱斈氵M入高速時，CoWoS-R的優勢更大，因為 RC 的優勢在高頻下衰減得更慢，”Jeng 說。CoWoS-R 中的有機中介層由聚合物中的銅線組成（介電常數 = 3.3）?！胺浅Ｃ芗拇怪边B接可實現低阻抗電力傳輸網絡。從銅/氧化物模擬眼圖可以看到，氧化物中較薄的銅，聚合物中的銅，表明聚合物中銅的線長具有更大的靈活性。在 CPU 到 HBM 互連的情況下，長RDL 互連（L/S = 2μm/2μm）變厚（4μm）以減少高速數據傳輸的負載，同時也改善 IR 壓降用于供電網絡。與薄或厚 TSV 相比，聚合物通孔的插入損耗更低。RC 延遲會影響功耗。電力傳輸具有水平和垂直傳輸組件。非常密集的垂直連接提供低阻抗PDN。去耦電容器對于抑制電源噪聲和實現穩定的電壓供應很重要?！?/p>

建立橋梁

英特爾和臺積電一直在使用專有的硅橋技術來互連高帶寬內存模塊和CPU/GPU。ASE 最近推出了一個帶有嵌入式橋的封裝平臺，能夠以 0.8 微米的線和間距 (FoCoS-B) 連接芯粒到芯粒。

“由于固有的扇出 RDL 工藝限制，FOCoS-CF 和 FOCoS-CL（先芯片后芯片）解決方案在制造具有高層數（>6 層）和細線/間距（L /S = 1μm/1μm)，適用于需要高密度 die-to-die 連接、高輸入/輸出計數和高速信號傳輸的應用，”ASE 的 Cao 說。FOCoS-B 為多個橋接芯片集成提供了多種選擇。在一個示例中，8 個硅橋芯片嵌入到兩個相同的扇出 RDL 結構中，具有 2 個 ASIC 和 8 個 HBM2e 模塊。它們使用兩個相同的扇出模塊進行安裝，這些模塊組裝在 MCM 中的一個倒裝芯片 BGA 基板上（見圖 2）。FO 模塊均為 47 x 31mm，封裝體尺寸為 78 x 70mm。

圖 7：基板橋上的扇出芯片 (FOCoS-B) 原理圖（上圖）和橫截面圖（下圖）實現了比 RDL 更小的芯片到芯片連接 (0.8μm)

Cao 解釋說，ASE 工程師通常還比較了 2.5D 與芯片在后和芯片在前的 FOCoS 方法的插入損耗、翹曲和可靠性。由于消除了硅中介層并減少了寄生電容和串擾，兩種 FOCoS 方法都展示了優于 2.5D Si TSV 的電氣性能。封裝級翹曲，主要由芯片和基板以及扇出模塊之間的 CTE（熱膨脹系數）不匹配引起，顯示出更好的翹曲控制，并且所有封裝都在組裝前通過了開路/短路和功能測試，以及可靠性壓力測試 JEDEC 條件。

但這仍然不簡單?！爱斘以O計 BGA 基板時，銅平衡（copper balance）被敲打到我身上，以確保我們制作出良好的直板基板，”Promex 的 Greely 說?！艾F在，銅平衡是單個封裝級別的問題，我將 7、10、12 個不同的器件放入不同的溫度下，將它們貼附到基板上，我得到 12 到 14 微米從一個溫度到另一個溫度的翹曲變化。如果我有一個 50 毫米的基板，它有 250 微米的偏轉，在室溫下是凹面的，而在 300 度時則相反，現在它是凸面的。我正在嘗試將一塊漂亮的 25 微米背景硅放在那個東西上，并希望它在冷卻回室溫后保持一體。這可能是一個極端的例子，但這些都是嚴峻的挑戰?！?/p>

熱管理

在封裝中，超過 90% 的熱量通過封裝從芯片頂部散發到散熱器，通常是帶垂直鰭片的陽極氧化鋁基散熱器。具有高導熱性的熱界面材料（TIM）放置在芯片和封裝之間以幫助傳遞熱量。用于 CPU 的下一代 TIM 包括金屬板合金（如銦和錫）和銀燒結錫，它們分別傳導 60W/mK 和 50W/mK。

工程師和材料供應商繼續探索替代 TIM。Amkor Technology的高級機械工程師 Nathan Whitchurch 說：“過去稀有的材料正變得越來越稀有”. “因此，對于燒結銀，您最終會在蓋子和管芯之間形成導熱性非常高的銀合金基體。另一種是較軟的 TIM——銦基類型的東西。幾年前，我們經常談論相變材料。這似乎已經消失，因為人們意識到可靠性和優勢并不存在。石墨墊之類的東西具有難以克服的工程挑戰。單一方向上的石墨具有高導熱性，但將其裝入封裝中是一項艱巨的挑戰。所以這就是我們看到隨著時間的推移，更奇特的材料變得不那么奇特的地方?！?/p>

先進封裝中的芯粒通過焊料、微凸塊、RDL 和混合鍵合進行電氣互連。所有這些連接都需要在模塊的使用壽命內保持可靠。隨著封裝類型的激增和壓力更低的新工藝的出現，工程師們發現異構集成提供的靈活性可能值得所有挑戰。

關于芯粒和異構集成的討論通常不會提及該行業采用這種新范式的時間有多早?！癠CIe是一個非常好的開放標準，”ASE 首席執行官 Bill Chen 說?！坝行┤伺艿帽葮藴蔬€快。但隨后會有用戶的反饋?！?然后，該反饋循環將更深入地了解未來需要什么。此外，供應商-客戶生態系統將了解哪種類型的異構集成、組裝技術、流程、設計工具等最有效。這將是一個過程。

三星的 Yoon 表示：“半導體才剛剛開始其芯粒和異構的旅程，因為設備縮放變得如此困難和昂貴，而且 PPAC 正在隨著每個先進節點而縮小?！薄靶玖ＴO計標準將變得更加普遍，將這些設備組合在一起的更可預測的方式將接管。但所有這一切都需要數年時間，需要收集大數據、合作伙伴之間的協作以及跨價值鏈實驗來確定什么是有效的?！?/p>

具體設計

一、異構集成 ??? ??

異構集成，其全稱為異構異質集成，含有異構和異質兩重含義。 異構集成主要指將多個不同工藝單獨制造的芯片集成到一個封裝內部，以增強功能和提高性能，可以對采用不同工藝、不同功能、不同制造商制造的組件進行封裝。例如下圖所示：將7nm、10nm、28nm、45nm的Chiplet通過異構集成技術封裝在一起。

異質集成則是指將不同材料的芯片集成為一體，可產生尺寸小、經濟性好、設計靈活性高、系統性能更佳的產品。 如下圖所示，將Silicon、GaN、SiC、InP生產加工的Chiplet通過異質集成技術封裝到一起，形成不同材料的半導體在同一款封裝內協同工作的場景。

二、SiP??? ? ?

SiP System-in-Package，是指在封裝內形成一個系統，SiP 關注系統在封裝內的實現，所以系統是其重點關注的對象。

至于是否采用了先進封裝工藝，并不是SiP的關注重點，SiP可能采用傳統的Wire Bonding工藝，也可能采用Flip Chip工藝，當然，SiP同樣可能采用先進封裝工藝。

隨著系統對性能Performance、功耗Power、體積Volume（可簡稱為PPV，和IC設計中的PPA相對應）的要求越來越高，集成密度的需求也越來越高，SiP也會越來越多地采用先進封裝工藝。

下圖中對本文提到的Chiplet、2.5D、3D、SiP幾個關鍵詞進行了標識，供讀者參考。Chiplet/Chip是封裝中的單元，先進封裝是由Chiplet/Chip組成的，2.5D和3D是先進封裝的工藝手段，SiP則指代的是完成的封裝整體。

三、3D Chiplet??? ? ?

另外，還有一個概念：3D Chiplet，這個概念應該是AMD在2021年6月份首先提出來的，應用在其3D V-Cache上，將包含有64MB L3 Cache的chiplet以3D堆疊的形式與處理器封裝在了一起。

從結構上來講，3D Chiplet就是將Chiplet通過3D TSV集成在一起。另外，為了提高互連密度，3D Chiplet采用了no Bump的垂直互連結構，因此其互連密度更高。

AMD的3D Chiplet工藝的實現是由TSMC代工的，TSMC稱之為SoIC，屬于其3D Fabric的產品范疇，其鮮明的特點就是采用了no Bump的高密度垂直互連結構，參看下圖。

Chiplet 市場格局

目前Chiplet已經有少量商業應用，并吸引英特爾和AMD等國際芯片廠商投入相關研發，在當前SoC遭遇工藝節點和成本瓶頸的情況下有望發展成為一種新的芯片生態。 隨著 Chiplet 逐步發展，未來來自不同廠商的芯粒之間的互聯需求持續提升。 2022年3月，Chiplet的高速互聯標準——UCIe（UniversalChiplet Interconnect Express，通用芯?；ヂ摷夹g）正式推出，旨在芯片封裝層面確立互聯 互通的統一標準，打造一個開放 性的 Chiplet 生態系統。在解決Chiplet 標準化方面具有劃時代意義。 UCIe聯盟為Chiplet制定了多種先進封裝技術，包括英特爾EMIB、臺積電CoWoS、日月光FoCoS-B等。 UCle發起人為 Intel、AMD、ARM、高通、三星、臺 積電、日月光、Google Cloud、Meta 和微軟等十家公司。 UCIe聯盟致力于推行Chiplet互聯規范，當前聯盟成員包括Synopsys、Cadence、ADI、博通等國際龍頭。 對于中國半導體而言，后摩爾時代 Chiplet 是中國與國外技術差距相對較小的封裝技術領域。

國內企業緊跟產業趨勢，積極參與融入UCIe大生態，有望在Chiplet行業技術上乘勢而上，實現突破。 國內企業中，芯原微電子、超摩科技、芯和半導體、芯耀輝、摩爾精英、燦芯半導體、憶芯科 技、芯耀輝、牛芯半導體、芯云凌、長鑫存儲、超摩科技、希姆計算、世芯電子、阿里巴巴、OPPO、愛普科技、芯動科技、藍洋智能等多家國內企業已成為 UCIe 聯盟成員。
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Chiplet的現實意義：開啟了IP新型復用模式

Chiplet的實現開啟了IP的新型復用模式，即硅片級別的IP復用。 不同功能的IP，如CPU、存儲器、模擬接口等，可靈活選擇不同的工藝分別進行生產，從而可以靈活平衡計算性能與成本，實現功能模塊的最優配置而不必受限于晶圓廠工藝。 AMD 公司是第一個引入小芯片架構的供應商。AMD 在第三代銳龍（Ryzen）處理器上復 用了第二代霄龍（EPYC）處理器的 IO Chiplet，這種復用不但可以將“老舊制程”生 產的 Chiplet 繼續應用到下一代產品中以節約成本，更能極大地節約設計、驗證和生 產周期并降低失敗風險。 ? AMD IO Chiplet 的復用：

就Chiplet和半導體IP的聯系而言，Chiplet可以被看作是半導體IP經過設計和制程優化后的硬件化產品，其業務形成也從半導體IP的軟件形式轉向到Chiplet的硬件形式。 半導體IP的市場參與者可大致分為兩類：新思科技和Cadence是與EDA工具捆綁型的半導體IP供應商，生態鏈優勢明顯；其余是在細分領域提供專業的IP核廠商。 當前IP市場仍然被英美國家高度壟斷，全球前3廠商是Arm(英國)、Synopsys（美國）和Cadence（美國）。SST憑借著嵌入式非揮發性存儲器異軍突起，現在已經排到了全球第四。

編輯：黃飛

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