CMOS技術設計低壓差線性穩壓器的詳細資料概述

　　隨著電子產業的高速發展，集成電路的規模日益增加，電源管理技術的重要性在電子行業發展中成為一大焦點。低壓差線性穩壓器（LDO）以自身的優點結構簡單、面積小、高電源抑制比和低功耗等，成為納米工藝VLSI供電的主要方式。目前，超大規模集成電路的電源配電網絡（PDN）處于分布式穩壓器階段，LDO成為其核心電路，然而，隨著電路規模的越來越大，PDN網絡作為LDO的負載，其變化對于LDO輸出的穩定性有著非常大的影響，進而影響整個電源管理網絡的可靠性。因此，在提高系統穩定性的同時，保證快速的負載瞬態響應成為了LDO設計的重點和難點。

　　本文設計的具有快速響應特性的LDO是基于分布式LDO的PDN可靠性研究國家部委項目背景。分析了LDO電路的基本結構和工作原理，設計了一個具有快速響應特性的LDO電路，包括電壓基準電路、誤差放大器電路、緩沖器瞬態增強電路、功率調整管以及反饋回路五個電路模塊，重點改進了LDO系統的穩定性和瞬態特性。在SMIC65nm CMOS工藝下，通過仿真驗證，設計的電路達到指標要求。

　　在LDO設計中采用了優化的阻抗衰減緩沖器來驅動功率調整管。通過動態偏置并聯反饋來降低輸出阻抗，增強對功率管柵極的驅動能力，有效提高了LDO的瞬態特性。使用插入優化的阻抗衰減緩沖器，將低頻極點分裂為兩個高頻極點，簡化了系統的穩定性補償方法，增強了LDO系統的穩定性。同時采用電流緩沖器對LDO進行穩定性補償，使電路在整個負載電流范圍內保持穩定。本文設計的LDO增加了瞬態增強電路，對于輸出電壓的跳變通過瞬態增強電路對功率管柵極充電或者放電，使得輸出電壓快速穩定下來。采用電流求和結構設計了參考電壓為0.8V的基準電壓電路，并且增加了抑制電源噪聲電路，具有良好的溫度系數和較高的電源抑制比。采用折疊式共源共柵放大器對基準電壓和采樣反饋電壓進行壓差比較放大。此結構的高增益特性有助于提高LDO的電源抑制比和負載調整率。最后對LDO系統進行版圖設計。

　　本文采用cadence工具對LDO進行電路設計，Spectre進行電路模塊和系統的仿真，設計的LDO電路基于SMIC65nm CMOS工藝設計與實現。仿真結果表明，本文設計的快速響應的LDO電路輸入電壓為1.4V-l.8V，輸出電壓穩定在1.2V，最大負載電流為100mA，最低壓差小于200mV。負載調整率約為0.0099mV/mA。當負載電流100uA和100mA之間切換時，輸出電壓過沖和下沖幅度在5mV以內，并且能夠在5us以內穩定在0.34%的精度范圍，具有良好的瞬態特性和系統穩定性。