分形生成FPGA設計練習

描述

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注意：模糊和偽像是手機攝像頭偽像，不存在于生成的電子 VGA 信號中）

分形生成是一種流行的 FPGA 設計練習。例如，斯坦福大學(xué)在 2002 年就已將其用作實(shí)驗室作業(yè)。一定是在那個(gè)時(shí)候，我在某個(gè)交易會(huì )上看到了類(lèi)似的演示，并且從那時(shí)起就渴望嘗試一下。

好吧，我最終解決了它。

花了很長(cháng)時(shí)間。

動(dòng)機

FPGA 業(yè)余項目增加了一個(gè)獨特的設計挑戰：它需要始終充滿(mǎn)樂(lè )趣。

有時(shí)，通往終點(diǎn)線(xiàn)的路變得筆直、明顯且乏味。就像徒步旅行與通勤一樣，這不僅僅是以最有效的方式從 A 地到達 B 地……所以你提出了一個(gè)新的想法，讓它再次變得有趣。沖洗并重復。

概述

“樂(lè )趣因素驅動(dòng)的需求管理”最終沿著(zhù)這些路線(xiàn)發(fā)展：

• 實(shí)時(shí)計算
• 60 Hz 時(shí)的全高清分辨率 (1920x1080)
• 明智地使用 FPGA：最終實(shí)現接近每個(gè)時(shí)鐘周期每個(gè)乘法器一個(gè)操作。在 USB 總線(xiàn)功率預算約為 2 瓦的 35 尺寸 Artix 上，這是每秒 180 億次乘法運算。
• 執行動(dòng)態(tài)資源分配。分形算法有些不尋常，因為所需的迭代次數因點(diǎn)而異。與簡(jiǎn)單地設置固定的迭代次數相比，復雜度大大增加（一個(gè)時(shí)鐘周期內可能出現隨機數量的結果，結果是無(wú)序的）但性能也是如此。
• 限制為 18 位乘法，因為它是 Xilinx 6/7 系列 DSP48 塊的原生寬度。為更高分辨率增加內部位寬很簡(jiǎn)單，但資源使用量猛增。
• （合理地）獨立于供應商。我決定使用開(kāi)源“J1B”軟核 CPU，而不是 Microblaze MCS，后者會(huì )非常簡(jiǎn)單。
• 我決定使用我自己的簡(jiǎn)單編譯器/匯編器“forthytwo.exe”，而不是用于 J1B 的原始“gforth”工具鏈，它在整個(gè)過(guò)程中得到了清理。
• CPU 上對性能無(wú)關(guān)緊要的代碼的浮點(diǎn)數學(xué)運算。
  “因為當你凝視兔子洞時(shí)，兔子洞也在凝視你”。
  我自己的“最小”浮點(diǎn)數實(shí)現并沒(méi)有像 IEEE 754 那樣精致或安全，但它很小并且到目前為止做得很好。
• 普通 UART 上的 CPU 引導加載程序（意味著(zhù)沒(méi)有專(zhuān)有的 Xilinx JTAG）。包含的引導加載程序實(shí)現了強大的同步和高效的二進(jìn)制文件上傳。
• 沒(méi)有深奧的工具，能夠在 Windows 上運行（同樣，Linux 會(huì )更容易）。在干凈的 Windows PC 上，可以通過(guò)安裝 MinGW（開(kāi)發(fā)人員設置）、Vivado 和 Verilator 來(lái)設置構建系統。有關(guān)后者，請參閱我的安裝說(shuō)明。將例如 Teraterm 與引導加載程序一起使用。
• 包含電池的項目，旨在通過(guò)刪除不需要的內容來(lái)重用（也許這更多是在微控制器方面，因為分形部分是針對特定問(wèn)題的）

就緒/有效的設計模式說(shuō)明

計算引擎在很大程度上依賴(lài)于有效/就緒的握手范例，該范例在整個(gè)鏈中一致使用。

在這里，它非常重要，原因很簡(jiǎn)單：分形發(fā)生器的 200 MHz 時(shí)鐘速率小于 VGA 像素速率的兩倍。任何需要空閑時(shí)鐘周期來(lái)恢復的“次優(yōu)”握手方案都會(huì )破壞體系結構。

就緒/有效組合路徑問(wèn)題

在典型的處理塊中，數據通過(guò)一系列寄存器以鎖步方式移動(dòng)。當通過(guò)就緒/有效接口級聯(lián)任意數量的此類(lèi)塊時(shí)，“就緒”信號形成從鏈的末端到開(kāi)始的組合路徑。這會(huì )使時(shí)序收斂變得困難或不可能。當考慮處理鏈末端發(fā)出“未準備好”（接受數據）信號時(shí)會(huì )發(fā)生什么時(shí)，問(wèn)題就很明顯了：整個(gè)管道長(cháng)度上的數據無(wú)處可去，因此整個(gè)鏈必須在一個(gè)時(shí)鐘周期。

解決方案是使用 FIFO 將鏈分成多個(gè)段（2 個(gè)插槽就足夠了）。有一個(gè)問(wèn)題：我可以設計一個(gè)“優(yōu)化的”FIFO，即使數據已滿(mǎn)，只要在同一時(shí)鐘周期內從輸出中取出一個(gè)元素，它也會(huì )接受數據。這種“優(yōu)化”將準確地引入 FIFO 應該打破的組合路徑，因此它對于解耦組合鏈是無(wú)用的。換句話(huà)說(shuō)，FIFO的輸入端不能組合使用輸出端的“就緒”信號。

就緒/有效流控

也許這是顯而易見(jiàn)的，但就緒/有效鏈中的數據流可以在任何時(shí)候停止，只需插入一個(gè)將有效和就緒信號都強制為零（未斷言）的塊即可。該塊可以是組合的并且可以取決于觀(guān)察到的數據值。該模式用于阻止計算引擎運行在監視器電子束之前太遠。

RTL實(shí)現

時(shí)鐘域

共有三個(gè)時(shí)鐘域：

• 200 MHz 的計算引擎（大部分設計）。這可以推得更高，但會(huì )使設計更難處理。現在，沒(méi)有理由這樣做，芯片已經(jīng)很熱了。
• 像素頻率為 148.5 MHz 的 VGA 監視器信號
• J1B CPU 在 100 MHz，因為它的關(guān)鍵路徑對于 200 MHz 操作來(lái)說(shuō)太慢了。

數據流

注：圖中名稱(chēng)對應Verilog實(shí)現

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塊“vga” 100創(chuàng )建 VGA 監視器時(shí)序。它的輸出之一是當前在電子束下的像素數。

像素位置經(jīng)由格雷編碼通過(guò)時(shí)鐘域交叉點(diǎn)110進(jìn)入“觸發(fā)”塊120 。這里，當像素位置返回到零時(shí)，檢測到新幀的開(kāi)始。這在最后一個(gè)可見(jiàn)像素已被發(fā)送到顯示器之后立即發(fā)生，因此前沿/VSYNC/后沿時(shí)間間隔可用于預先計算圖像數據，直到緩沖器RAM 220的容量。

新幀開(kāi)始的檢測觸發(fā)以下“pixScanner” 130 。該塊已經(jīng)從 CPU 140接收到分形坐標并使用兩對增量逐行掃描它們：第一對增量 X/Y 用于電子束向右移動(dòng)（列），第二對用于向下移動(dòng)（行）。使用適當的增量，圖片可以旋轉任何角度。

該塊保留一個(gè)幀計數器，CPU 140會(huì )對其進(jìn)行輪詢(xún)，以在先前的幀坐標已存儲后立即開(kāi)始計算下一幀坐標。

生成的像素坐標向前移動(dòng)到FIFO 150 。這只是為了解耦組合接受/就緒路徑。它不會(huì )提高吞吐量，因為像素掃描儀已經(jīng)能夠在每個(gè)時(shí)鐘周期生成一個(gè)輸出。

“像素坐標”由分形空間中的 X 和 Y 位置以及線(xiàn)性像素位置形成，相當于它在 vga 塊100中的對應位置。后者是必需的，因為結果需要重新排序。

像素坐標現在移動(dòng)到循環(huán)分配隊列160中。其目的是為并行“julia”（分形）計算引擎180提供像素坐標。如果一個(gè)計算引擎準備好接受一項新工作，該值將從隊列中刪除，否則它將右移通過(guò)插槽170并最終循環(huán)回到隊列的頭部。

當沒(méi)有數據循環(huán)時(shí)，隊列160將只接受來(lái)自 FIFO_K 150的新輸入。ready/valid 協(xié)議的使用使得此功能的實(shí)現相對簡(jiǎn)單。

計算引擎180將迭代 Mandelbrot 集算法（“轉義時(shí)間”算法，參見(jiàn)維基百科：https://en.wikipedia.org/wiki/Mandelbrot_set）。

使用默認設置（很容易更改），實(shí)現使用 30 個(gè)“julia”引擎180 。它們中的每一個(gè)都由 12 個(gè)管道級別組成。換句話(huà)說(shuō)，每個(gè)引擎一次處理多達 12 個(gè)獨立的計算。每個(gè)“julia”引擎執行三個(gè)并行乘法（xx、yy、xy），總共使用 90 個(gè)乘法器，每個(gè)周期在滿(mǎn)負載下執行一次運算。

由于下游 RAM 220中的緩沖空間相當有限——遠小于全幀——必須防止計算引擎180在電子束位置之前運行太遠。因此，流量控制機制190內置于計算引擎中。它根據電子束檢查每個(gè)條目的像素編號，如果它會(huì )導致 RAM 220中的循環(huán)溢出，則阻止它離開(kāi)計算引擎180 。如果拒絕退出，該值將繼續通過(guò)計算引擎進(jìn)行虛擬迭代。時(shí)鐘域穿越110相對于實(shí)際圖像生成將像素位置延遲幾個(gè)時(shí)鐘周期，因此流量控制將始終（保守地）滯后于幾個(gè)像素。

類(lèi)似于循環(huán)分發(fā)隊列160 ，結果被收集到循環(huán)收集隊列190中。如果槽200為空，它將接受來(lái)自計算引擎180的結果，否則計算引擎將繼續對結果進(jìn)行虛擬迭代。

來(lái)自收集隊列190的退出數據項移動(dòng)到FIFO_E 210 ，然后移動(dòng)到雙端口存儲器220 。這個(gè) FIFO 不再是絕對必要的：因為雙端口 ram 220總是準備好接受數據，它可以用更便宜的寄存器代替。

雙端口存儲器220在其第二端口上由來(lái)自“vga”塊100的電子束位置索引。dp-memory 實(shí)現數據到 VGA 像素時(shí)鐘域的交叉。RAM 的輸出連同 HSYNC 和 VSYNC 信號一起最終轉發(fā)到監視器輸出。

雖然圖中未顯示，但可通過(guò)連接到 CPU 的 IO 端口的寄存器訪(fǎng)問(wèn)按鈕和 LED。

“julia”計算引擎

文檔待續……請暫時(shí)參考代碼（“julia”模塊）。

運行演示

• 獲取 CMOD A7-35 板（或修改項目）。該設計對于 15 尺寸的變體來(lái)說(shuō)太大了。
• 上傳預構建的“最終”比特流
• CPU 運行時(shí)，這兩個(gè)按鈕將分別切換紅色和綠色 LED。
• 使用跨接電纜將顯示器連接到 DIL48 插座

默認引出線(xiàn)

• 引腳 1：紅色（照片中的紅線(xiàn)）
• 引腳 2：綠色（照片中的綠線(xiàn)）
• 引腳 3：藍色（照片中的藍線(xiàn)）
• 引腳 4：HSYNC（照片中的黃線(xiàn)）
• 引腳 5：VSYNC（照片中的橙色線(xiàn)）
• pin 25 or PMOD header: common GND (照片中的黑線(xiàn))

請注意：3.3 V 不符合 VGA 模擬信號的規格。我從來(lái)沒(méi)有遇到過(guò)在相當多的顯示器/投影儀上直接接線(xiàn)的問(wèn)題，但請務(wù)必使用常識。

跳線(xiàn)連接到現成的 SUB-D 監視器電纜

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跳線(xiàn)布線(xiàn)（不同視圖）

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跳線(xiàn)布線(xiàn)，FPGA端

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構建項目

請使用 Vivado 2019.2。免費的“網(wǎng)絡(luò )版”就足夠了。

要重建比特流，請從頂級目錄運行

• make forthytwo：構建編譯器

然后...

...對于“引導加載程序”版本（如果您想編輯微控制器代碼）

• 制作分形（仍然來(lái)自頂級目錄）。這將創(chuàng )建包含 J1B rom 內容的 main.v 文件
• 在 fractalsProject/CMODA7_fractalDemo 中打開(kāi) Vivado 工程
• 生成比特流
• 上傳比特流
• 將 teraterm 連接到串行端口。測試按鍵是否回顯“x”=> 引導加載程序正常運行
• 通過(guò) Teraterm 的“發(fā)送文件”功能以二進(jìn)制模式發(fā)送“fractalsProject/out/main.bootBin”(!!)。請注意，“main.bootBin”是在啟用或禁用引導加載程序的情況下編譯的并不重要。
• 正確上傳打印一個(gè)字母“1”，按鈕將點(diǎn)亮 LED。只有現在 VGA 信號存在

...對于“發(fā)布”版本（在 FPGA 比特流中帶有微控制器代碼）

• 根據第一行中的說(shuō)明編輯 bootloader/bootloader.txt（注釋掉第一個(gè) BRA: 并取消注釋第二個(gè) BRA:）
• 從頂層：制作分形
• 從 Vivado 構建比特流
• 程序比特流（或寫(xiě)入閃存）。一旦黃色“prog ready”LED 亮起，紅色/綠色 LED 應響應按鈕按下并且 VGA 信號存在。

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• 在這里（用于在線(xiàn)閱讀。請克隆頂級“forthytwo”repo 并從頂級使用“make”。

執照

請注意，J1B CPU 仍保留其原始 BSD 3-clause 許可，而我自己的文件是根據 MIT 許可發(fā)布的。