器件中的高功耗雖然是可以容忍的，但是在設計過(guò)程中，我們往往都在追求低功耗實(shí)現。上篇文章中，小編對MCU的低功耗設計有所解讀。為增進(jìn)大家對功耗的了解程度，本文將對寄存器傳輸級低功耗設計方法予以介紹。

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除了芯片的速度和面積等，人們對低功耗的期望也越來(lái)越高，因而在IC設計中加入低功耗設計非常必要。寄存器傳輸級的低功耗設計對降低整個(gè)芯片的功耗作用非常顯著(zhù)，本文討論的三種寄存器傳輸級低功耗設計方法，經(jīng)驗證對動(dòng)態(tài)功耗的降低很有效。

自集成電路問(wèn)世以來(lái)，設計者在單個(gè)芯片上集成的晶體管的數量呈現出令人驚訝的增長(cháng)速度。近30年，集成電路的發(fā)展一直遵循著(zhù)“摩爾定律”：集成在芯片上的晶體管的數量每18個(gè)月就翻一番，芯片成本也相應下降。




圖1：CMOS電路功耗的主要來(lái)源是動(dòng)態(tài)功耗，由開(kāi)關(guān)電流和短路電流造成