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當前，卷積神經網絡已在圖像分類、目標檢測等計算機視覺領域被廣泛應用。然而，在前向推斷階段許多實際應用往往具有低延時和嚴格的功耗限制。針對該問題，采用參數重排序、多通道數據傳輸等優化策略，設計并實現了一種基于FPGA的SIM卷積神經網絡加速器架構。以YOOV2目標檢測算法為例，介紹了將卷積神經網絡模型映射到FPGA上的完整流程;對加速器的性能和資源耗費進行深λ分析和建模，將實際傳輸延時考慮在內，縮小了加速器理論時延與實際時延的誤差;改進了加速器架構中的輸入和輸岀模塊，有效提高了總線帶寬的實際利用率。實驗結果表明，在 edboard上獲得了30.l5GOP/s的性能，與 Xeon e5-2620CPU相比，能效是其120.4倍，性能是其7.3倍;與雙核ARM-A9CPU相比，能效是其86倍，性能是其112.9倍。
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