資料介紹
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1、Verilog 語法
沒錯,我們就是拿C 語言照貓畫虎,下面是一個“老虎”的模型。我們一個個看他跟“貓”不一樣的地方
模塊定義跟C 語言的函數很相似吧
1、模塊必須使用“module” 關鍵字,他也沒有返回值。
2、模塊沒有beginmodule ,只有endmodule
3、模塊對外接口有input , output ,inout ,但為了入門著想,只談input 和output
模塊內部還有個中間變量耶,是不是看見了tmp 就有很熟悉的感覺了。沒錯,他就是中間“變量”,在硬件上他就是一根導線, wire 望文生義即可??匆娏?“=就”應該猜到這是賦值語句了,沒錯,但 Verilog 的語法要求前面必須有個苦 B 的
assign 關鍵字
至于“&” 和“~” 這2 個運算符號,就不講了吧, C 語法搞不清的兄弟,對不住了有人會說,你這“變量”到底是int 還是long 還是flot 抑或double 呢?好了,咱繼續照貓畫虎,不過老虎畢竟跟貓是不一樣的,比如老虎會虎嘯,貓只會喵喵。
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