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SPI總線常見錯誤-
SPI總線常見錯誤
1SPR設定錯誤
在從器件時鐘頻率小于主器件時鐘頻率時，如果SCK的速率設得太快，將導致接收到的數據不正確（SPl接口本身難以判斷收到的數據是否正確，要在軟件中處理）。
整個系統的速度受三個因素影響：主器件時鐘CLK主、從器件時鐘CLK從和同步串行時鐘SCK其中SCK是對CLK主的分頻，CLK從和CLK主是異步的。要使SCK無差錯無遺漏地被從器件所檢測到，從器件的時鐘CLK從必須要足夠快。下面以SCK設置為CLK主的4分頻的波形為例，分析同步串行時鐘、主時鐘和從時鐘之間的關系。
如圖1所示，當T從 =0的范圍內至少包含一個CLK從的上升沿。 圖2中，當T從≥TSCK/2=2T主時，在clks的兩個上升沿都檢測不到SCK的低電平，這樣從器件就會漏掉一個SCK在某些相位條件下，即使CLK從僥幸能檢測到SCK的低電平，也不能保證可以繼續檢測到下一個SCK只要遺漏了一個SCK就相當于串行數據漏掉了一個位，后面繼續接收/發送的數據就都是錯誤的了。
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SPI總線常見錯誤.pdf
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