基于USB2.0的16bit數據采集系統

　摘 要：介紹了一種利用USB2.0的高速傳輸特性，基于USB和DSP的數據采集系統。詳細論述了系統的總體結構、部分硬件設計，并簡要敘述了相應固件程序的實現。
　　關鍵詞：USB DSP FPGA 高速傳輸
　　測量儀器一般由數據采集、數據分析和顯示三部分組成，而數據分析和顯示可以由PC機的軟件來完成，因此只要額外提供一定的數據采集硬件就可以和PC機組成測量儀器。這種基于PC機的測量儀器被稱為虛擬儀器［1］。而在一些數據量比較大、采集時間比較長的場合，就需要采用高速的數據傳輸通道?；谔摂M儀器的思想和高速傳輸通道的要求，設計了一種基于DSP和USB2.0的高速數據傳輸接口。
　　1 數據采集系統硬件
　　數據采集系統由A/D數據采集單元、USB從接口單元、U盤讀寫單元組成。硬件原理圖如圖1所示。被測信號經A/D轉換后寫入FIFO中；當FIFO數據半滿后，產生中斷，通知DSP進行數據壓縮處理；DSP把壓縮好的數據依次寫入USB接口芯片的4個從FIFO中，4個從FIFO對應USB的4個端點，DSP一邊寫入數據，已寫滿的從FIFO就一邊通過相應端點由SIE把數據發送到上位機，上位機一邊把收到的數據通過多線程存儲到硬盤中，一邊把數據解壓并把波形實時顯示出來。對于少量的數據，可以存儲到U盤，送回PC機進行分析顯示。
　　
　　1.1 A/D采集模塊
　　作為單通道輸入的MAX1189，主要控制信號有CS、R/C（Read/Conversion）、EOC（End of Conversion）。圖2為MAX1189的時序圖［2］。如圖2所示，每個采樣周期長達CS信號的三個周期。在第一個CS信號的下降沿，如果R/C為低電平，也就進入了應答模式，這是開始采樣前必須的準備工作。為了適應不同的輸入極性要求，MAX1189的內部參考電壓可以在每次轉換結束后進行設置，這是通過在第二個CS下降沿時，R/C的高低電平變化來控制的，非常簡便。低電平時，ADC內部參考電壓無需進行轉換，這樣在開始下一個周期的轉換時無需等待電壓的變化。高電平時，內部參考電壓會進行調變，這樣在開始下一周期的轉換時需要等待大約12？滋s的時間。在CS信號的第三個下降沿，EOC信號變為低電平，表示采樣結束，此時R/C信號為高電平，會把采樣數據放到總線上，這樣就完成了一個周期的采樣。采樣模塊的控制信號是由FPGA控制的。
　　
　　1.2 DSP與FIFO的連接
　　主處理器DSP既要控制采集，又要完成數據的處理和傳輸，因此數據采集模塊采集來的數據不能直接傳送給DSP，這會極大影響DSP的處理效率。解決辦法是利用數據緩沖器如雙口RAM、FIFO等，對數據進行適度緩存，當緩存的數據量達到一個設定值時，可以通知CPU進行一次高速數據傳輸，將緩存的數據一次性地讀入。在設計中采用了緩沖，較好地解決了采集端與處理端的速度匹配問題。
　　FIFO的讀寫由各自的控制時鐘FIFOR和FIFOW控制，寫時鐘與采樣時鐘同步，讀時鐘與DSP處理數據的時序有關。當FIFO半滿后，FPGA會根據FIFOHF、FIFOE/F、FIFOPAFE的相應位判斷FIFO是否半滿，FPGA便向DSP發出中斷請求。本設計中采用外部中斷的EXTINT3來作為FIFO緩沖數據的DMA傳輸觸發事件。DSP響應FPGA中斷請求，讀取數據進行數據壓縮。當DSP數據處理速度跟不上采集數據速度時，FIFO就會全滿，FPGA根據FIFOHF、FIFOE/F、FIFOPAFE相應位狀態判斷到FIFO已全滿，于是向USB接口芯片單片機發出最高級中斷請求，通知系統數據己溢出，采集發生嚴重錯誤。
　　1.3 USB從接口電路
　　USB從接口單元采用CYPRESS的CY7C68013芯片。如圖3所示，USB接口芯片CY7C68013由3.3V電源供電。PAO/INTO#選擇INTO工作方式，其中斷級別最高，當FIFO全滿造成數據溢出導致數據采集發生嚴重錯誤時，該中斷請求發生，系統通知數據溢出錯誤，并停止數據采集。RESET#為USB接口芯片復位輸入。