如何使用Synopsys PAC進行標準單元布局的改進

　　雖然標準單元布局是用最小設計規則繪制的，以最大限度地提高設計區域收縮的效益，但復雜的設計規則給信號路由訪問標準單元布局中的管腳帶來了困難。因此，對于物理布局設計師來說，設計一個針對面積、功率、時間、信號完整性和可打印性進行優化的標準單元布局已經成為一個巨大的挑戰。在標準單元布局期間，需要多次設計迭代來考慮插針可訪問性，以增加路由器可用的可行解決方案的數量。在這項工作中，我們將演示Synopsys PAC方法的幾個改進，例如在相同的細胞基臺條件下減少每個Synopsys“測試細胞”所需的細胞數量，增加插針連接的復雜性，以更好地評估插針的可及性。我們還建議附加約束以提高檢測插針可訪問性問題的可能性。我們還集成了其他物理驗證方法來訪問標準單元的設計規則遵從性和可打印性。我們希望易于使用的實用程序能夠使布局工程師執行驗證，簡化驗證方法。

　　CMOS技術的不斷擴展現在正面臨著使用193i光刻工藝的瓶頸。與圖案相關的缺陷繼續增加，并限制了每片晶片的良好模具數量。傳統的基于規則的設計規則檢查（DRC）方法不再足以保證100%的模式可打印性。從全球鑄造40納米技術開始，需要設計可制造性（DFM）驗證來識別制造弱點，并防止諸如開（縮頸）和短路（橋接）等災難性錯誤，從而使早期斜坡獲得良好的產量。

　　隨著每一代新技術中物理驗證的增加，知識產權（IP）庫的開發資源變得極具挑戰性和成本高昂。特別地，標準單元IP庫是構建位置和路由（P＆R）數字電路設計的首要和最重要的設計基礎庫；標準單元布局的質量直接影響芯片設計的面積和可制造性。今天，我們觀察到限制標準單元庫質量的主要挑戰是分別放置針位置和光刻兼容（光刻可打印性和顏色兼容）設計。因此，需要對電路設計所施加的設計限制進行早期評估。