基于ASIC流程和虛擬軟硬件協同實現USB主機控制器IP的設計

IP 就其本質來講是一個能提供正確接口信號的功能模塊。隨著EDA 技術和半導體工藝技術的發展，集成電路的規模越來越大，設計越來越復雜，使用IP 核是一個必然趨勢。研究開發超大規模集成電路設計業亟需的、具有良好應用前景的IP 核，積極推動IP 核的應用，對于我國集成電路產業的良性發展將會起到極大的促進作用。USB 通用串行總線是眾多計算機廠商和電信廠商共同開發的用于計算機外設連通到計算機的規范。它日益成為一種主流的計算機接口標準。它包含3 大技術要素：主機，集線器和功能。國外一些公司近年來相繼開發出基于上述3 個技術要素的IP，國內一些IC 設計公司也開始在這些領域內作研究，但由于USB 主機控制器IP的設計一直是USB 系統設計中的難點，成果較少。

遵循USB 規范和開放主機總線接口（Open HostController Interface， OHCI）規范，基于ASIC流程開發出了USB1.1 OHCI 主機控制器IP。

在所有的實現中，主機控制器都必須提供基本相同的功能，主要包含狀態處理、串行化與反串行化、幀產生、數據處理、協議引擎、傳輸差錯控制、遠程喚醒、集線器、主機系統接口。根據這些要求，參考USB 規范和OHCI 規范，通過定義一組與主機系統存儲器交互的虛擬主機總線接口以及收發器接口，作者將設計分成若干部分，將每一部分需要完成的目標功能單獨描述并驗證，在此基礎上再作頂層的整合。進行功能劃分后OHCI 主機控制器IP 的結構如圖1。

主機控制器功能模塊設計

主機系統接口模塊

該模塊由兩個部分組成，主要功能是在主機系統與OHCI主機控制器之間建立高速的數據通道。按照數據傳輸的發起者不同，可以分為HCI 主模塊和HCI 從模塊，前者負責發起對系統存儲器的讀寫操作，后者負責響應主機系統或CPU 的讀寫操作。針對不同的SoC（System on a Chip）片內總線，可以在主機系統接口模塊與片內總線之間實現簡單的膠合邏輯，從而實現USB 主機控制器IP 的重復使用。

狀態控制模塊（USB State Control）

它是列表處理器層次結構的上層模塊，直接由OHCI 寄存器來控制。它實現了主狀態機，可用來觸發列表處理器中較低層次的狀態機。主狀態機還可以生成一些控制信號，以便控制下列操作：傳輸SOF（Start of Frame）標示、復位/恢復、向系統存儲器中的HCCA（Host Controller CommunicationArea）寫回每微秒的幀序號等。該模塊還實現了優先級算法，該算法基于OHCI 寄存器決定當前需要處理周期性列表還是非周期性列表，如果非周期性列表獲得優先權，它可以確定當前應該執行的傳輸是控制傳輸還是批傳輸。

列表處理器模塊

它是整個IP 核最關鍵的控制器，實現了OHCI 規范規定的絕大部分協議。按照OHCI 規范，它有多個狀態機實現列表服務流、列表優先級、ED/TD 服務、狀態寫回、TD 撤退等功能。它充當一個控制器，連接HCI Master 和Host SIE，幫助它們在系統存儲器和USB 之間實現數據傳輸。它包含4個子模塊：列表服務流程模塊、端點描述符服務流程模塊、傳輸描述符服務流程模塊以及HCI Master 接口模塊。

數據FIFO 和數據FIFO 控制模塊

數據FIFO 模塊實現了一個寬度為8bit、深度為64byte的FIFO，它的主要作用是同步Host SIE 和HCI Master 之間的數據傳輸。數據FIFO 控制模塊實現了主機控制器的內部數據FIFO 的方向控制邏輯，以便在USB 和系統存儲器間傳輸數據。

對于IN Packet，當數據從端點接收時，Host SIE 將其存儲在數據FIFO 中。當所有數據收到（對GTD/ITD 而言）或數據FIFO 中的數據超過一定的門限（≥16byte），TD 狀態機發起一個寫命令通知HCI Master 接口模塊。HCI Master 接口模塊提供寫的起始地址，同時本模塊提供寫回的字節數，觸發HCI Master 執行一個寫周期。HCI Master 寫操作結束以后，它將控制返回到TDSF 的TD 狀態機。

類似的，對于OUT Packet，TD 狀態機通知本模塊從系統存儲器讀取數據。讀操作的地址和字節數由HCI Master 模塊來提供。若數據超過16byte，它將通過HCI Master 執行多次操作。

主機控制器串行接口引擎模塊

本模塊主要用來完成USB 規范中協議處理部分的功能。它用作主機控制器的協議引擎，并且與列表處理器、數據FIFO 以及OHCI 寄存器相連接，此外它還實現了用來同步HSIE 和端口狀態機之間接口的控制邏輯。本模塊的數據流框圖如圖2 所示， 圖中HSIE 模塊工作在48MHz、打包模塊和拆包模塊工作在12MHz，因此需要異步邏輯在不同的時鐘域之間實現同步，為簡單起見，圖中省去了異步邏輯模塊和控制邏輯。

在USB 數據接收期間，D+和D-信號經由差分接收器變成單端字位流，然后經由DPLL 模塊提取時鐘和數據信息。在HSIE 的接收器中實現了大部分協議解釋功能， 諸如NRZI-NRZ 的轉變、位填充拆除、同步域檢測、SE0 檢測、CRC16 計算、超時邏輯、串并轉換、速度控制等。在拆包模塊中還實現了狀態機來檢測USB 的功能是否收到有效的握手信號。

在USB 數據發送期間，打包模塊根據列表處理器的要求確定需要發送的包類型。有3 種類型的包：標示，數據，握手包。如果是數據包，則需要進行CRC16 校驗；如果是標示包，則需要進行CRC5 校驗；握手包不需要進行CRC 校驗。打包模塊隨后將字節流傳送給HSIE 的發送器進行同步域添加、并串轉換、位填充、NRZ-NRZI 轉換等工作。限于篇幅，僅介紹其中的關鍵模塊：時鐘恢復和數據提取電路以及并行CRC 算法。

（1） 數字鎖相環（Digital Phase Lock Loop，DPLL）

由于USB 主機與USB 設備所采用的工作時鐘完全分離性，唯一的交互信息是USB 總線上的字位流，為了正確提取字位流中包含的數據信息，必須有一套機制從接收到的字位流中恢復時鐘信息。本文采用一種超前滯后型數字鎖相環（Lead Lag DPLL）來實現上述功能。LL-DPLL 時鐘恢復環路的原理如圖3。

環路的工作原理如下： 數字鑒相器（ Digital PhaseDetector）比較字位流數據Data 與本地跟隨時鐘Clk_out 的相位，給出相位誤差信號Lead Pulse 和Lag Pulse。數字環路濾波器對相對誤差進行平滑濾波，并生成控制數控振蕩器的控制信號Deduct 和Insert。DCO 根據控制信號給出的指令，利用內部高速振蕩器的產生的時鐘調整輸出時鐘Clk_out 的相位，使其跟隨輸入數據Data 的相位。按照恢復時鐘對輸入的字位流進行采樣，即可提取數據。

（2）并行CRC 算法

為了提高串行數據的校驗速率，在傳統的串行CRC基礎上，本文提出了一種并行CRC 算法，以CRC5 為例，該算法的Verilog 硬件描述如下：

module usbh_crc5（ci， d， co）;

input ［4:0］ ci; //上一次輸入數據CRC 校驗值或CRC 初值

input ［10:0］ d;//輸入的待校驗數據

output ［4:0］ co;//本次輸入數據的CRC 校驗輸出

assign co［0］ = d［10］^d［9］^d［6］^d［5］^d［3］^d［0］^ci［0］^ci［3］^ci［4］;

assign co［1］ = d［10］^d［7］^d［6］^d［4］^d［1］^ci［0］^ci［1］^ci［4］;

assign co［2］ = d［10］^d［9］^d［8］^d［7］^d［6］^d［3］^d［2］^d［0］^ci［0］^ci［1］^ci［2］^ci［3］^ci［4］;

assign co［3］ = d［10］^d［9］^d［8］^d［7］^d［4］^d［3］^d［1］^ci［1］^ci［2］^ci［3］ ^ci［4］;

assign co［4］ = d［10］^d［9］^d［8］^d［5］^d［4］^d［2］^ci［2］^ci［3］^ci［4］;

endmodule

根集線器配置模塊

本模塊實現了針對根集線器部分的OHCI 寄存器堆，并為每個下行端口實現了一個狀態機以控制端口功能狀態。根集線器配置模塊可以根據不同的用戶需求做到端口數目可配置，最多可配置15 個下行端口，為用戶提供了很大的靈活性。

仿真與驗證

USB 是一個復雜的系統，包括上層應用程序、USB 類驅動程序、主機控制器驅動程序、主機控制器以及USB 設備，為了對USB 主機控制器進行全面的行為級驗證，必須建立相對完整的虛擬驗證平臺。本文的驗證工作基于中科院計算所自行開發的SoC 虛擬驗證平臺，主要驗證下述內容：

（1）主機控制器IP 的OHCI 寄存器堆的可編程性；

（2）主機控制器IP 與虛擬存儲器之間數據傳輸的正確性；

（3）主機控制器IP 內部協議處理部分在不同種類傳輸情況下的正確性，包括幀管理、主狀態機在各種條件下的狀態轉換和管理、串行化與反串行化、位填充與位填充拆除、時鐘和數據信號提取、NRZ 和NRZI 碼相互轉化、中斷處理等；

（4）傳輸差錯處理，包括CRC 校驗錯、PID 校驗錯、位填充錯、傳輸順序錯、應用程序緩沖區BufferOverRun 和BufferUnderRun錯、控制器內部數據FIFO DataOverRun 和DataUnderRun 錯、設備Babble、設備超時錯等；

（5）根集線器配置部分功能，主要包括下行端口狀態轉換、設備連接／斷開檢測、端口過流檢測、遠程喚醒、設備掛起、USB 總線復位等。主機控制器IP 設計使用的硬件描述語言是Verilog。仿真工具使用Cadence 公司的NCSIM。邏輯綜合使用Synopsys公司的Design Compiler。作者在RTL 設計完成以后在行為級作仿真。在確定行為正確以后，利用綜合工具作邏輯綜合，形成網表文件和綜合后的時延估計（Standard Delay Format，SDF）文件，然后利用這兩個文件作門級仿真。

為簡單起見，本文列出綜合后門級仿真一個典型Setup交易的波形圖，如圖4 所示。圖中USB 總線上進行的交易為USB 總線復位結束以后，主機控制器檢測到根端口1 上接入了一個USB 設備，由根端口作完設備速度評估，判斷出接入端口1 的虛擬設備為全速設備，然后應用程序根據這些信息以及現有系統中USB 設備的相關信息來設置當前接入的設備地址，圖中所示波形展示了主機發出SetAddress 請求以后USB 總線上的數據線D+和D-的行為以及主機控制器IP 的端口數據線的行為。

結論

USB 主機控制器IP 設計是一個綜合考慮軟硬件系統各方面情況的復雜設計，工作時沒有經驗可以參考，所以也遇到不少問題。在IP 設計中，基本是按照IP 必須遵從的兩個規范來劃分電路的功能子模塊，然后在子模塊中具體實現相關的功能，自頂向下設計。在行為級和綜合后的門級仿真時，采用虛擬的軟硬件協同驗證方法，模擬現實操作系統中針對當前有待驗證的電路將會發生的行為，進行高強度的測試和驗證，電路工作正常。這些結果說明軟硬件協同設計和驗證在IP 設計過程當中也是適用的，本設計也是這方面工作的一個探索。

責任編輯：gt