Xilinx FPGA的約束設置基礎

1、約束文件

Xilinx ISE FPGA設計中的約束文件有3類：用戶設計文件（.UCF）、網表約束文件（.NCF）、物理約束文件（.PCF），可以實現時序約束、引腳約束、區域約束。

用戶在設計輸入階段編寫UCF文件，然后UCF文件和設計綜合后生成NCF文件，最后再進過實現后生成PCF文件。

UCF文件的優先級最高。

2、UCF文件的語法說明

（1）語法

UCF文件的語法如下：

{NET|INST|PIN} "signal_name" Attribute;

其中，

“signal_name”是指所約束對象的名字，包含了對象所在層次的描述；

“Attribute”為約束的具體描述；語句必須以分號“；”結束?？梢杂谩?”或“/* */”添加注釋。

需要注意的是：UCF文件是大小寫敏感的，信號名必須和設計中保持大小寫一致，但約束的關鍵字可以是大寫、小寫甚至大小寫混合。例如：

NET "CLK" LOC = P30;? ?#作用：將CLK信號分配到FPGA的P30管腳上。

“CLK”就是所約束信號名。LOC = P30，是約束具體的含義。

對于所有的約束文件，使用與約束關鍵字或設計環境保留字相同的信號名會產生錯誤信息，除非將其用" "括起來，因此在輸入約束文件時，最好用" "將所有的信號名括起來。

（2）通配符

在UCF文件中，通配符指的是“*”和“?”?！?”可以代表任何字符串以及空，“?”則代表一個字符。在編輯約束文件時，使用通配符可以快速選擇一組信號，當然這些信號都要包含部分共有的字符串。例如：

NET "*CLK?" FAST;? #作用：將包含“CLK”字符并以一個字符結尾的所有信號，并提高了其速率。

在位置約束中，可以在行號和列號中使用通配符。例如：

INST "/CLK_logic/*" LOC = CLB_r*c7;? #作用：把CLK_logic層次中所有的實例放在第7列的CLB中。

（3）定義設計層次

在UCF文件中，通過通配符*可以指定信號的設計層次。其語法規則為：

*? ? ? ? ? ?遍歷所有層次

Level1/*? ? 遍歷level1及以下層次中的模塊

Level1/*/? ?遍歷level1種的模塊，但不遍歷更低層的模塊

例4-5 根據圖4-75所示的結構，使用通配符遍歷表4-3所要求的各個模塊。

3、引腳和區域約束語法

LOC約束是FPGA設計中最基本的布局約束和綜合約束，能夠定義基本設計單元在FPGA芯片中的位置，可實現絕對定位、范圍定位以及區域定位。此外， LOC還能將一組基本單元約束在特定區域之中。LOC語句既可以書寫在約束文件中，也可以直接添加到設計文件中。換句話說，ISE中的FPGA底層工具編輯器（FPGA Editor）、布局規劃器（Floorplanner）和引腳和區域約束編輯器的主要功能都可以通過LOC語句完成。

（1）LOC語句語法

基本的LOC語法如下：

INST "instance_name " LOC = location;

其中“location”可以是FPGA芯片中任一或多個合法位置。如果為多個定位，需要用逗號“,”隔開，如下所示：

LOC = location1,location2,...,locationx;

目前，還不支持將多個邏輯置于同一位置以及將多個邏輯至于多個位置上。需要說明的是，多位置約束并不是將設計定位到所有的位置上，而是在布局布線過程中，布局器任意挑選其中的一個作為最終的布局位置。

范圍定位的語法為：

INST “instance_name” LOC=location:location [SOFT];

常用的LOC定位語句如表4-4所示。

使用LOC完成端口定義時，其語法如下：

NET "Top_Module_PORT" LOC = "Chip_Port";

其中，“Top_Module_PORT”為用戶設計中頂層模塊的信號端口，“Chip_Port”為FPGA芯片的管腳名。

LOC語句中是存在優先級的，當同時指定LOC端口和其端口連線時，對其連線約束的優先級是最高的。例如，在圖4-76中，LOC=11的優先級高于LOC

=38。

LOC優先級示意圖

（2）LOC屬性說明

LOC語句通過加載不同的屬性可以約束管腳位置、CLB、Slice、TBUF、塊RAM、硬核乘法器、全局時鐘、數字鎖相環（DLL）以及DCM模塊等資源，基本涵蓋了FPGA芯片中所有類型的資源。由此可見，LOC語句功能十分強大，表4-5列出了LOC的常用屬性。

審核編輯：黃飛

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