基于FPGA和高速ADC實現多通道通用信號處理平臺的設計方案

引言

傳統的6U三通道通用信號處理平臺由通用信號處理模塊和激勵接收模塊組成。通用信號處理模塊一般采用3個獨立的通道，每通道為DSP+FPGA的結構。激勵接收模塊一般按頻段劃分為多個種類。隨著航電系統綜合化和軟件無線電理論的發展，對高速采樣、信號處理、軟件重構能力和小型化的要求越來越高。需要設計出一種集成度更高、重構方式更靈活、采樣速率可動態配置的新型通用信號處理平臺。

本文方案在傳統的6U三通道通用信號處理模塊基礎上，通過采用FPGA分區加載技術，將FPGA數量由三片減少到一片，減少PCB布板面積并降低了系統功耗，從而使激勵接收模塊的采樣功能集成到通用信號處理模塊上。

1、 硬件架構

新型多通道通用信號處理平臺主要包括高速AD芯片、Xilinx最新UltraScale系列FPGA和TI的多核DSP，原理框圖如圖1所示。其中FPGA和高速ADC之間數據傳輸采用JESD204B接口總線。

新型多通道通用信號處理平臺與傳統通用信號處理平臺的差別如圖2所示。采用大容量FPGA和分區加載技術，將傳統實現中三個FPGA中的功能放在一個大容量FPGA的3個靜態區中。通過局部重構多種功能的方法簡化了波形重構設計，滿足多通道波形獨立并發運行的需求，并且便于后期功能擴展。

1.1 數據處理單元

數據處理單元主要包括一個Xilinx公司的Kintex ultrascale系列FPGA處理單元和3個DSP處理單元。ADC采集數據通過JESD204B接口傳輸到FPGA進行數據預處理，實現實時數字信號處理。FPGA預處理后的數據通過EMIF總線傳輸給DSP實現信號識別、解調和解碼等功能。

1.2 ADC采集單元

ADC采集單元采用采樣率為1 GS/s、JESD204B接口的ADC轉換器。選用抖動小的時鐘源，差分信號采樣時鐘，采用專用的低相位噪聲時鐘分配器，時鐘抖動可小于1 ps。外部輸入的模擬信號由ADC轉換為數字信號，然后通過JESD204B接口傳輸給FPGA。

1.3 管理單元

管理單元采用CPLD實現程序加載、在線更新、電源控制以及溫度、電壓采集等板卡健康狀態的管理。

2、 運行流程

2.1 初始化流程

新型多通道通用信號處理平臺初始化流程見圖3，主要完成模塊加電、芯片初始化、版本選擇控制和加電自檢等功能，為平臺正常運行做準備。

2.2 FPGA動態加載、在線更新功能

FPGA動態加載、在線更新電路如圖4所示，不同功能軟件版本存放在FPGA的Flash中，其中包括一個用于在線更新的基礎版本。上電時按照系統規劃加載默認版本。

DSP接收到主機FPGA動態加載指令后，通過CPLD切換FPGA的Flash高位地址選擇相應版本加載到FPGA中，并通過DONE信號檢測加載完成情況。

DSP接收到主機FPGA在線更新指令后，通過CPLD控制FPGA加載基礎版本，并接收更新的程序文件寫入FPGA的Flash相應地址。寫入完畢后若校驗成功，則完成在線更新流程，否則上報在線更新異常狀態。

2.3 DSP動態加載、在線更新功能

DSP動態加載、在線更新電路如圖5所示，不同功能軟件版本按照規劃存放在DSP的Flash中，其中也包括一個基礎版本。上電時按照系統規劃加載默認版本。

DSP接收到主機DSP動態加載指令后，通過CPLD切換DSP的Flash高位地址選擇相應版本加載到DSP的RAM中，然后復位DSP運行程序。

DSP接收到主機DSP在線更新指令后，通過CPLD控制加載DSP基礎版本，DSP基礎版本接收更新的程序文件寫入DSP的Flash相應地址。寫入完畢后若校驗成功，則完成DSP在線更新流程，否則上報在線更新異常狀態。

2.4 采樣速率動態配置功能

采樣速率動態配置電路如圖6所示。上電AD配置默認速率，DSP接收到AD速率指令后，通知CPLD中的microBlaze配置時鐘分配電路產生規定的采樣時鐘，并對AD進行相應的設置。

DSP接收到主機DSP動態加載指令后，通過CPLD切換DSP的Flash高位地址選擇相應版本加載到DSP的RAM中，然后復位DSP運行程序。

3、 結論

新型多通道通用信號處理平臺由傳統的通道資源獨立架構演變為通道資源共享架構，并且集成了數據采集和信號處理功能，實現了小型化設計。該方案滿足對體積、功耗和重量要求嚴苛的應用平臺需求，已成功應用于多個工程項目，可廣泛應用于航空、航天、通信、雷達等領域。

責任編輯：gt