基于FPGA和雙GA3816處理器實現數字通用信號處理系統的設計

引言

當前信號處理的發展趨勢是可重構、可擴展的通用信號處理系統。即通過靈活的軟件編程來適應處理問題的變化和算法的發展，通過簡單的硬件擴展來適應規模處理的變化，以提高信號處理系統的可編程能力和升級能力。而采用具備強大處理能力的ADSP-TS201S芯片可以對大量的數據作實時處理。TS201S可在600 MHz的內核時鐘下完成每秒48億次乘累加（MAC）運算和每秒36億次浮點運算（FLOP），具有比同類處理器高出50％～100％的處理能力。它內部集成了24 MB的存儲器，其片內大存儲量與高達33.6 Gb/s的內部帶寬是提高性能的關鍵。TS201S的外部64位數據總線和32位地址總線時鐘最高可達125 MHz。

本文通過GA3816、FPGA和DSP構建了一個高速、通用、可擴展的多功能信號處理平臺，該信號處理平臺經過動態配置GA3816處理芯片可實現一些信號處理領域常用的運算，也可以通過對DSP、FPGA芯片的編程來實現一些其它算法，所以該平臺能夠廣泛的應用于信號處理等領域。

1 系統設計

1.1 系統硬件結構

本通用信號處理平臺主要由雙TS201、雙stratix系列FPGA和雙GA3816處理器構成，同時使用了一些RAM、FLASH和SDRAM器件來存儲系統中的數據和程序。系統與外部進行通信的接口主要采用CPCI總線接口。本設計采用DSP結合FPGA的方式。這種方式最大的優點就是結構靈活，有較強的通用性，適合模塊化設計，并能夠提高效率，同時，其開發周期較短，系統容易維護和擴展，所以，這種結構目前比較流行。圖1是該系統的結構框圖。

1.2 系統功能

此信號處理板的體系結構可以概括為三個處理陣列、兩條板級接口總線和一條板內總線。三個處理陣列指的是GA3816處理陣列、DSP處理陣列和FPGA處理陣列。兩條板級接口總線是指CP-CI總線和用戶自定義總線。一條板內總線是指DSP總線。

用戶自定義總線可由兩個DSP處理器的兩個鏈路口和一組由FPGA引出的備份信號線構成，包括時鐘線、控制線和數據線。該總線可以針對不同應用環境，由用戶自己根據需要加以定義。DSP和FPGA通過自定義總線與外部系統進行通信，而DSP通過鏈路口可以與外部系統實現程序加載以及數據互傳，FPGA則通過備份信號線實現與外部系統的數據傳輸。

DSP總線主要是為DSP處理陣列提供一條內部互聯和與FPGA處理陣列互聯的通道。通過這條總線，DSP1和DSP2可以相互共享存儲空間，并且二者可通過此總線共享板上的FLASH存儲器和SDRAM，并分別將二者作為自己的程序存儲器和內存擴展。系統復位后，DSP通過FLASH進行程序加載。

目前，PCI總線接口的設計有兩種方法，一種是利用專用的PCI接口芯片來設計。另一種是利用FPGA可編程器件進行設計。由于用FPGA比較復雜，開發難度較大。為此，本系統將PCI控制器軟核嵌入到FPGA中，從而控制本板對外的CPCI總線。本板則通過CPCI總線或自定義總線接收待處理的數據，并在FPGA巾對將待處理數據分配給GA3816處理通道和DSP處理通道。當這兩個處理通道的處理結果反送到FPGA后，義在FP-GA中進行數據交換或者通過CPCI總線作為本板級處理器的輸出。此外，兩片FPGA中也有大量的硬件資源，可以針對不同應用場合，通過固件編程使其成為專用處理器，或組成FPGA處理陣列。而兩個FPGA器件之間的64位雙向信號線則可以使兩個FPGA器件之間的數據傳輸更為方便和快捷。

系統中的兩個RAM器件可分別直接和兩個FPGA器件進行通信，并可通過FPGA分別作為兩個GA3816處理陣列的片外存儲器，也可作為板上的程序或者數據緩存。因為對于一般的運算來說，GA3816的處理速度要高于TS201的處理速度（對于1024點的復數FFT運算來說，GA3816的速度為12.8μs，而主頻為300 MHz的TS201則為32.78μs），所以在系統所需實現的功能中，如果GA3816芯片可以實現就直接用它來實現（如FFT、FIR等），GA3816不能實現的功能則可根據需要在TS201和FPGA中編程實現。在FPGA中對GA3816芯片進行配置可以實現GA3816的不同處理功能以及運算模式，從而滿足不同應用場合中GA3816芯片的不同數據處理功能。

1.3 時鐘模塊

ADSP TS201S的系統輸入時鐘SCLK同時也是TS201S的外部接口時鐘，為與外部器件兼容，SCLK不應取得太高。一般可取內核時fCCLK為fSCLK與SCLKRAT的積，P-BUS的工作時鐘fSOCCLK為fCCLK／2，鏈路口時鐘fLxCLK為fCCLK／CR（CR為LCTLxREGlSTER的設置值），若SPD位設置為100，則取fLxCLK=fCCLK／4。這樣，將時鐘信號再經過時鐘驅動后分別送入兩個FPGA，再由FPGA的鎖相環進行倍頻或者分頻就可得到DSP、SDRAM、GA3816和RAM所需要的時鐘信號。

GA3816和RAM的時鐘信號可由FPGA直接提供，DSP和SDRAM的時鐘信號則由FPGA提供的時鐘通過一個時鐘驅動器來供給。設計時應盡可能的使時鐘線等長的到達器件，這樣可以減少時鐘偏移，從而使DSP和SDRAM之間能夠更好的通信。因為時鐘信號是非常敏感的信號，所以要盡量的減少反射和串擾。在時鐘信號線上串接適當的匹配電阻可以有效的減少反射，而減少串擾則需要在時鐘走線周圍留出額外的空間，或者把時鐘線單獨放在兩個地平面層中間的一層，這樣可以使時鐘的信號完整性得到有效的改善。

1.4 電源模塊

stratix和GA3816的核電源電壓分別為1.5 V和1.8 V，3.3 V為I／O電源，ADSP-TS201S的三種電源如表1所列。本設計中所需的四種電壓都是從外部輸入的5 V電源轉換而成的，轉換芯片選用TI公司的TPS54350器件。

由于電源層無法單獨消除線路噪音，所以通常需要借助旁路電容來進行濾波。一般情況下，將1～10μF電容放置在電路板的電源輸入端可濾除板外產生的低頻信號；而將0.01～0.1μF電容放置在電路板的每個有源器件的電源引腳和接地引腳上，則可濾除電路板上有源器件產生的高頻率的噪聲諧波。但是，任何一種電容的濾波頻率范圍都是有限的，所以通常采用大小電容并聯的方式來擴展其有效的濾波頻率范圍。

1.5 復位模塊

ADSP TS201S的復位信號較ADSP TS101S更簡單，它可以采用較簡單的上電復位方式，即要求電源正常后保持RST_IN為低2 ms以上，并在RST_IN有效之前使SCLK運行2 ms。上電復位相對于正常復位來說要復雜一些。在FPGA中實現TS201的復位和時序控制，可使TS201正常工作。圖2為TS201上電復位穩定后的仿真波形。圖中，sclk為8 MHz時鐘（由TS201的SCLK時鐘分頻得到），rst為正常復位信號，power為上電復位信號，enable為復位后系統穩定的輸出信號，reset為TS200的復位輸出信號。

2 調試結果

圖3為調試過程中通過邏輯分析儀采集到的TS201向FPGA內部雙口RAM寫數據時的波形圖，采用雙口RAM是由于雷達信號總是以幀的方式進行處理，在處理第一幀的數據時，輸出前一幀的數據，這樣的數據訪問方式可避免發生沖突。為了能夠正確的讀寫雙口RAM，這里的DSP訪問雙口RAM采用的是慢速協議，即當內部RAM的片選信號和TS201的寫信號都為低時，將TS201內部的數據正確的寫入到FPGA的內部雙口RAM里。由于測試針的數目有限，所以，圖中只顯示了TS201的低8位地址線和低9位數據線，而RAM則只顯示了低8位的數據線。

3 結束語

本文介紹了基于TS201的高速信號處理系統的硬件設計以及實現方法，著重考慮了系統的高速、實時和通用性，同時充分發揮了GA3816處理器的優勢。由于結合了DSP和FPGA的強大可編程和處理能力，因此，該信號處理系統能夠廣泛的應用于語音及圖像處理、通信、雷達、導航、電子對抗等信號處理領域。

責任編輯：gt