使用用戶為 LPDDR4 和 x8 或 x16 DDR4 組件接口指定的 DQS 字節交換生成管腳分配時，其中可能包含錯誤且需更改

問題版本：Vivado 2020.2

已解決問題的版本：請參閱（賽靈思答復記錄 75764）

本設計咨詢涵蓋如下 Versal DDRMC 設計：使用對應 LPDDR4 和 x8 或 x16 DDR4 組件接口的 DQS 字節組管腳交換所生成的設計。

執行 DQS 字節組交換時，根據 Versal DDRMC 架構，要求 DQS 對必須與 DQS 對進行交換，同樣地，DM 管腳也必須與 DM 管腳進行交換。 在 Vivado 2020.2.2 版及所有更低版本中，原先正確遵循此要求執行交換后，會生成如下 DRC 消息。 用戶在此之后如果又將 DQS 對與 DM 進行交換（此操作違反 DDRMC 管腳規則，請參閱如下示例），則此 DRC 消息會消失，且可能生成器件鏡像。

正確完成交換的情況下不應生成此 DRC 消息，僅在執行錯誤交換后，才應生成此消息。此問題在 Vivado 2020.3 中已得到解決。

[Mig 66-441] Memory/Advanced IO Wizard core Error - [ddrmc_CH3/axi_noc_0/inst/MC0_ddrc] Strobe ports (CH3_DDR4_dqs_t[5],CH3_DDR4_dqs_c[5]) of this instance placed in nibble-0 of nibble pair(0,1) of the I/O bank 711. These ports must be placed in the other nibble of the nibble pair. Nibble pairs are (0,1)/(2,3)/(4,5)/(6,7).
[Mig 66-441] Memory/Advanced IO Wizard core Error - [ddrmc_CH0/axi_noc_0/inst/MC0_ddrc] Strobe ports (CH0_DDR4_dqs_t[6],CH0_DDR4_dqs_c[6]) of this instance placed in nibble-3 of nibble pair(2,3) of the I/O bank 702.These ports must be placed in the other nibble of the nibble pair.Nibble pairs are (0,1)/(2,3)/(4,5)/(6,7).
[Mig 66-441] Memory/Advanced IO Wizard core Error - [ddrmc_CH1/axi_noc_0/inst/MC0_ddrc] Strobe ports (CH1_DDR4_dqs_t[6],CH1_DDR4_dqs_c[6]) of this instance placed in nibble-3 of nibble pair(2,3) of the I/O bank 705.These ports must be placed in the other nibble of the nibble pair.Nibble pairs are (0,1)/(2,3)/(4,5)/(6,7).

對于 LPDDR4/X 也同樣如此，給定 LPDDR4 數據通道的 DQS 字節組必須保留在該數據通道內。在 Vivado 2020.2.2 版及所有更低版本中，DRC 下并未涵蓋跨 LPDDR4 數據通道的 DQS 字節組交換，由此導致允許用戶生成無效的 LPDDR4/X 管腳分配。

如果 Versal ES 和量產設計原先以此錯誤方式執行了管腳交換，則必須在 Vivado 設計和 PCB 布局/原理圖中修復管腳分配。

具有此錯誤管腳交換的設計將在硬件中出錯，并呈現 DQS 門電路 (DQS Gate) 或寫入均衡 (Write Leveling) 校準錯誤。

以下設計不受影響，無需復查：

使用默認管腳分配生成的 LPDDR4 和 DDR4 組件接口

含 DQS 字節交換的 x4 DDR4 組件接口

生成的 LPDDR4 和 DDR4 組件接口僅在單個半字節或單個字節內包含 DQ 位交換。

所有 DIMM 接口

所有軟核 DDR4 IP

注：命令、控制和地址 site 位置均已固定，無法交換。

如需了解有關如何訂閱新“設計咨詢”通知的更多信息，請參閱（賽靈思答復記錄 18683）。

解決方案

以下管腳分配旨在演示位級別交換和字節級別交換的示例。左圖顯示的是有效的字節交換，其中雖已遵循 DQS 和 DM 管腳位置，但 Vivado 2020.2.2 版本及所有更低版本的工具仍會錯誤生成 DRC。

右圖顯示的是無效的管腳分配交換，但不生成 DRC 錯誤。

注：兩個示例演示的 DQ 位交換均有效。

對于 LPDDR4/X，每個數據通道位寬均為 16 位，對于 x32 LPDDR4 組件，則有 2 條 16 位數據通道。

這 2 條通道分別以 DQ_A[15:0] 和 DQ_B[15:0] 來表示。如果存在 ECC 器件，那么還需要另一條 16 位數據通道用于 LPDDR4 ECC 組件，此附加通道以 DQ_A[31:16] 來表示。

設計僅允許將 DQS 字節組交換包含在其各自的 16 位數據通道內，且僅限在此情況下 DQS 字節組交換才有效。即，DQ_A[7:0] 對應 DQ_A[15:8]，DQ_B[7:0] 對應 DQ_B[15:8]，DQ_A[31:24] 對應 DQ_A[23:16]。

此 DRC 問題在 Vivado 2020.3 中已得到解決。建議升級到 2020.3 版本。

如需使用低于 2020.3 的版本，請使用本答復記錄中隨附的補丁，確保按正確方式生成 Vivado DRC 錯誤，并允許含正確管腳交換的組件設計成功完成器件鏡像生成操作。

審核編輯 黃昊宇