MPC860控制FPGA配置

1 概述

MPC860是基于PowerPC結構的通信控制器。它不僅是集成的微處理器，而且將很多外設的功能也集成在一起。MPC860具有存儲控制器，其存儲控制器的功能很強，可以支持各種存儲器，包括各種新型的DRAM和Flash，并可以實現與存儲器的無縫接口；而且使用嵌入式操作系統VxWorks和開發環境Tornado開發非常方便。

本設計中用1片Intel W28F1283A150 Flash作為BootFlash對MPC860進行加電配置，其多余的存儲空間完全可以存放下FPGA所需的配置文件。加電復位、系統啟動后，由MPC860處理機與EPLD配合，控制FPGA配置文件的下載過程，完成對FPGA的配置。使用MPC860可以對FPGA十分方便地進行配置，甚至可以通過MPC860的網絡功能對FPGA進行遠程配置，節省了因采用專用配置芯片所耗費的電路板及其成本。本文主要介紹如何用MPC860對Xilinx公司的Virtex II系列的FPGA進行配置，其原理同樣適用于別的FPGA芯片（包括Altera公司）。

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2 Xilinx FPGA的配置方式

本設計中FPGA采用Xilinx公司Virtex-II系列蝗XC2V4000，其配置文件的下載模式有5種：主串模式（master serial）、從串模式（slave serial）、主并模式（master selectMAP）、從并模式（slave selectMAP）、JTAG械。其中，JTAG模式在開發調試階段使用。本設計將JTAG口直接做在信號處理板上，便于開發設計階段的調試。

參考Xilinx公司的有關文檔，比較其余4種下載模式，可將其分為串行下載方式和并行下載方式。串行下載方式和并行下載方式都有主、從2種模式。主、從模式的最大區別在于：主模式的下載同步時鐘（CCLK）由FPGA提供；從模式的下載同步時鐘（CCLK）由外部時鐘源或者外部控制信號提供。主模式對下載時序的要求比從模式嚴格得多。因此從處理機易于控制下載過程的角度，選擇使用從串模式或從并模式。本設計采用從串模式進行FPGA配置，以減少占用MPC860的資源。

用MPC860對FPGA進行配置，實質上就是用MPC860和EPLD來仿真JTAG接口的下載時序，完成對FPGA的下載。JTAG的有效引腳只有5個，分別是nConfig（PROG_B）、nStatus（INIT_B）、Conf_Done（DONE）、DClk(CCLK)、Data0(DIN)。其中nConfig用于使FPGA進行到下載狀態，nStatus時不否出現CRC校驗錯誤，Conf_Done用于表示下載完成，而DC1k的Data則是用于在下載時產生時鐘和數據位的。每一個CD1k時鐘周期寫入1個bit數據（括號中標注為Xilinx的FPGA對該功能的稱呼）。

引腳方向（對FPGA）說明
Data0 輸入 數據引腳
DClk 輸入 同步時鐘，由外部時鐘源或控制信號提供
NConfig 輸入 異步復位引腳，用于異步復位配置邏輯
Conf_Done 輸出 配置狀態
nStatus 輸出 下載狀態

3 從串模式的配置信號和下載時序

（1）啟動下載時序
在nConfig引腳上產生1個超過2μs的低脈沖，等待nStatus回應1個低脈沖以及Conf_Done。變低。這時候表明FPGA已經進入到了下載狀態，等待至少5μs以后就可以開始下載了。

（2）下載時序
從串下載模式的下載時序如圖1的所示。
在Data0上逐位地產生要下載的數據，同時在DC1k上產生時鐘。數據必須在時鐘的上升沿之間50ns有效，時鐘高電平和低電平的時鐘都不能小于80ns。這一過程一直持續到全部數據下載完成。在下載過程中可以出現相對較少時間的等待狀態，而不會中斷下載進程。如果發生錯誤，nStatus將被拉低，FPGA退出操作，必須重算1～3步驟。

（3）結束下載
在數據都下載完成以后，需要繼續給FPGA提供若干的時鐘，時鐘要至少等到Conf_Done變高為止。

（4）啟動器件

Conf_Done被釋放，被外部拉高。

MPC860處理機控制從串下載模式的信號連接示意如圖2所示。

4 MPC860下載模式的軟件（狀態機）設計

MPC860下載模式的狀態機的實現是由PCM860處理器和EPLD協同來完成的。MPC860通過寫入Sc_Dnld_Req（1..0）來控制狀態機的下一個狀態，通過判斷EPLD中寄存器Sc_Dnld_Con(3..0)的內容來決定流程的跳轉。

圖3中狀態req=“x”代表向EPLD的寄存器Sc_Dnld_Req寫入數據“xx”。