基于FPGA 的SPI Flash 控制器設計及驗證

　　現場可編程門陣列FPGA 常常進行大數據量的處理，數據的存儲便成了問題，利用SPI Flash 大容量、讀寫速度快、成本低廉以及數據在斷電后不丟失的特點，可以將配置數據存儲于SPI Flash 中［1］ 。它比起傳統的并行總線接口Flash 來說節省了很多的I/ O 口資源，從而為系統功能的擴展提供了更多的可能。為此提出了一種基于FPGA 的SPI Flash 控制器的設計方法，并用Verilog HDL 實現，在Isim 中得出仿真和驗證結果，最終應用在自行設計的VGA顯示控制電路中得到成功應用，而且可以擴展到所有類似系統中［2］ 。

　　1 系統總體方案設計

　　FPGA 芯片采用的Spartan-6 系列的xc6slx9 芯片，封裝采用tqg-144，該系列FPGA 能提供高達400MHz 的工作時鐘，高達5 720 個高效的雙寄存器6 輸入查找表（LUT）和一系列豐富的內置系統級模塊，采用成熟的45 nm 低功耗銅制程技術制造，實現了性價比與功耗的完美平衡。該芯片有9152 個邏輯單元（Logic Element），32 個18 kbyte 的Block RAM 模塊，16 個18伊18 bit 嵌入式乘法器，2 個鎖相環（PLL）和4個時鐘管理模塊（DCM）。在這款144 針tqg 封裝的FPGA 中，用戶可用I/ O 為102 個［3］ ，可以滿足本系統的需求。

　　Flash 芯片采用的配置芯片是Winbond 公司的W25Q80BV 系列8 M bit 容量的SPI Flash，該芯片共由16 部分組成，每一部分有256 頁，每頁有256 個字節。該系列芯片具有先進的寫保護機制，讀取數據的最大時鐘速率為50 MHz。工作的電壓范圍為2.7 V ~3.6 V，具有整體擦除和扇區擦除、靈活的頁編程指令和寫保護功能，數據保存至少20 y（year），每個扇區可承受100 000 次擦寫循環。SPI Flash 具有掉電保存能力，在系統上電時，FPGA 首先從配置芯片SPIFlash 中讀取編程數據，并對FPGA 進行加載。SPIFlash 的HOLD#和WP#管腳要接上拉電阻， 因為FPGA 上電時管腳為高阻態，如無此上拉電阻，FLASH的HOLD#和WP#輸入為浮置狀態，沒有確定的電平，進而導致數據總線電平也不確定，這是不允許的。

　　本系統由串口、FPGA 和SPI Flash 構成，系統整體框圖如圖1 所示。

　　圖1 中，FPGA 為電路核心，一方面接收來自PC串口的數據，并將數據寫入Flash 中;一方面從Flash中讀出數據;另一方面產生系統所需的各種控制信號。作為現場可編程器件，FPGA 能方便地燒入程序來改變它的功能，所以在設計調試時，可將。 bit 文件燒入FPGA 進行在線調試，也可將。 mc文件程序直接下載到SPI Flash 中進行功能驗證。

　　2 FPGA 內部模塊設計

　　FPGA 的頂層文件包括七個模塊，如圖2 所示。

　　圖2 中，復位信號主要是同步外部的復位信號;DCM 模塊主要是倍頻和管理時鐘;串口接收模塊把從串口得到的數據緩存到FIFO;Flash 控制模塊主要是控制對外部SPI Flash 的讀寫，把從串口得到的數據存入到SPI Flash，并不斷把SPI Flash 中的數據送到串口發送模塊;CoreRAM 是Xilinx 專用的一個IP 核，本設計中用于FPGA 內部數據的緩存;SPI 接口模塊為SPI Flash 提供串行時鐘，并實現數據的串并轉換。當上層用戶發送指令要將FPGA 的配置數據存入SPI Flash 時，配置數據從串口接收模塊輸出給Flash 模塊， Flash 模塊將數據不斷提取到CoreRAM 中，CoreRAM 中的數據經過Flash 模塊寫入到SPI Flash 中。當系統重新上電要對FPGA 進行配置時，將SPI Flash 中的數據讀入到Flash 模塊中，再將Flash 模塊中數據緩存在CoreRAM 中，最后將CoreRAM 中的數據提取給上層相應的模塊，完成對FPGA 的配置。

　　從以上分析可以知道，FPGA 內部的數據流向非常的明朗，模塊之間的關系也很確切，所以這個框圖的劃分具有一定的科學性。如果總體的框圖沒有劃分好，調試成功的可能性也是非常小的。另外，在升級的時候如果要改變數據的獲得方式，只要用新的程序替換串口接收模塊即可;如果要改變數據的顯示方式，只要用新的程序替換串口發送模塊即可。下面分別介紹各功能模塊的實現。

　　2. 1 串口接收和發送部分

　　串口發送和接收部分相似，串口接收部分是將來自PC 的串口數據發送到Flash 控制器中，而串口發送部分是將從Flash 中讀到的數據發送給PC 機，是串口接收的逆向過程，下面以串口發送部分為例進行分析。串口接收模塊的框圖如圖3 所示。

　　圖3 中包含3 個子模塊，串口接收模塊接收來自PC 串口的數據，為了使速度盡可能的快，設計用的波特率為115 200 bit/ s;緩存接口主要是把串口接收到的數據緩存到FIFO;FIFO 是例化的一個模塊，用作數據緩存。