基于FPGA的視頻圖像縮放與疊加融合技術的設計方案及實現

　　針對兩通道視頻圖像疊加融合，設計并實現了一種實時性好、靈活性強的FPGA硬件系統。該系統可以根據實際需求進行任意比例和任意位置的視頻圖像疊加融合。方案經仿真驗證后，運用雙線性插值縮放算法、DDR2存儲以及疊加融合等技術在FPGA硬件平臺上實現。結果表明，該系統能達到預期效果，疊加融合畫面效果良好，能夠滿足工程應用的需求。

　　視頻圖像疊加融合技術可以將兩路視頻圖像信號進行疊加融合并輸出到一臺顯示器上進行顯示。兩路視頻圖像信號中，一路作為被疊加信號（即背景），另一路作為疊加信號（即前景），在背景視頻圖象中可以融入前景視頻圖象并在同一終端上顯示。這項技術在電視系統、視頻監控系統、廣告娛樂、交通管理等領域有著廣泛的應用。目前國內生產視頻疊加器的有北京彩訊、上海大視等廠家，主要是采用視頻矩陣、畫面分割器實現，大多采用專用的視頻疊加芯片設計而成，其靈活性較差，成本高［1-3］。

　　本設計在以FPGA為主控芯片的硬件平臺上實現視頻圖像的縮放與疊加融合功能，可實現兩路任意分辨率輸入視頻疊加，并能擴展成多路疊加，通過縮放算法對每一路進行放大或縮小，進而調整前景在背景中的比例；還可通過更改參數，調節前景在背景中的位置。該方案實時性好，處理速度快，靈活性較高。

　　視頻圖像疊加融合信號流程如圖1所示。本設計中兩路視頻圖像信源的分辨率可根據需求任意選定。其中一路為背景視頻圖像信號源，另外一路為前景視頻圖像信號源，分別將兩路信號源通過雙線性插值縮放算法進行處理，根據需要對前景和背景視頻圖像的大小進行適當的縮放，最后將兩路視頻信號進行疊加融合處理并輸出［4-5］。

　　根據方案的信號流程圖可知，兩路信源信號為并行處理，適用采用FPGA進行實現［6］。

　　疊加效果圖如圖2所示。其中圖2（a）為前景視頻圖像，原始分辨率為640×480；圖2（b）為背景視頻圖像，原始分辨率是800×600。通過Matlab對設計方案進行仿真，背景縮放1 024×768，占滿輸出屏幕，前景縮放為320×240，并規定其在左上角疊加，如圖2（c）所示。

　　視頻疊加融合的硬件實現

　　視頻疊加融合系統總體框圖如圖3所示，系統主要由DVI接口、編碼模塊、解碼模塊、DDR2存儲模塊和FPGA控制模塊等幾個主要部分組成，其中解碼和編碼分別采用Silicon Image和Chrontel公司的專用芯片實現。具體實現過程如下［7］：

　?。?）將輸入的兩路視頻信號通過解碼電路轉碼成VESA標準的數字視頻信號，并將其送至FPGA內部。

　?。?）由于不同分辨率之間存在幀不同步，為了實現任意比例縮放，達到任意分辨率疊加融合的效果，需要將輸入的數據進行外部存儲以解決幀不同步的問題［8-9］。

　?。?）根據需要將前景視頻圖像和背景視頻圖像進行適當比例的放大和縮小，本系統采用雙線性插值縮放算法進行任意比例縮放處理［10-11］。

　?。?）以高分辨率視頻圖像的像素時鐘為觸發時鐘對兩路縮放后圖像進行疊加融合處理，并由FPGA產生VESA標準時序，驅動液晶顯示器顯示［12］。

　?。?）將疊加融合好的視頻信號進行編碼并通過DVI接口輸出到顯示終端上，獲得視頻圖像疊加融合的效果［13］。

　　FPGA內部工作流程如圖4所示。首先通過I2C總線對外圍的編碼、解碼芯片進行配置；其次控制MCB（Memory Controller Block），使DDR2正常進行數據存??；然后縮放核從DDR2中讀取數據進行縮放；最后將兩個縮放核輸出的數據進行疊加融合并顯示在終端上［14］。設計中最主要的延遲來自于DDR2緩存模塊，需要預先將視頻圖像緩存為一幀，然后再進行后續處理。此模塊引進了一幀的延遲（1/60 s），其他模塊的延遲極小，可以忽略不計，總體延遲大約幾十毫秒，具有良好的實時性。

　　仿真與驗證

　　本設計選用的主控芯片FPGA為Xilinx公司的Spartan 6系列，型號為XC6SLX100-2FGG767。在ISE13.4開發平臺上運用VerilogHDL對各邏輯進行設計，解碼芯片型號為SIL1161，編碼芯片的型號為CH7301，存儲器DDR2型號為MT47H32M16-25E，測試顯示器采用的是AOC 173P。