基于XC2VP30的雙核處理器嵌入式系統的構建與實現

摘要：基于Xilinx 的Virtex-II Pro 開發板實現了雙核嵌入式系統構建，具有共享存儲器及共享串口輸出的特性。主要給出了雙核系統的構建方法及原理，共享串口的輸出驗證了雙核系統的可行性。

隨著信息技術的逐漸發展，傳統的嵌入式單核系統已經不能適應高性能的計算要求，基于FPGA 的雙核系統架構也逐漸發展起來。Xilinx 公司設計的Virtex-II Pro 開發板有較高的硬件配置，由Digilent 公司制造，有高達30,816 個邏輯單元的XC2VP30 FPGA 芯片，主芯片XC2VP30 上內置兩個硬核PowerPC405，136個18 位的乘法器、2 448 Kbit 的Block RAM，在各大學中使用廣泛。但Xilinx 公司的系列開發工具并不支持在此開發板上構建雙核，Xilinx 公司也沒有提供如何利用此雙核的技術文檔，并且Virtex-II Pro 開發板只具有一個串口輸出，調試不便，所以國內的多數大學實驗室都是進行的單核PowerPC405 的應用開發，沒有利用到其有兩個硬核的優勢，造成資源閑置。

為了充分利用Virtex-II Pro 開發板的雙核資源，提出了一種構建雙核的方法，步驟簡潔明了，下載調試方便，共享串口的輸出結果驗證了此雙核系統的可行性，且對Virtex II Pro及Virtex4 系列面臨同樣問題的開發板也具有指導意義。

1 硬件系統構建

開發工具為EDK9.1i02，硬件結構如圖1 所示。

硬件體系利用了PPC_0 和PPC_1 兩個處理器，它們共享了一部分外設，共享的外設需要設置共享通道。各處理器也可獨占部分外設， PPC_0 通過總線橋控制外設DIP Swiches，PPC_1 控制外設LED_4Bits，可以驗證各處理器的工作狀態，為了保存程序，為兩個處理器分別設置了獨占的Boot BRAM及中斷控制器和復位控制器。2 個PowerPC 共享JTAG,都能通過串口進行輸出。

系統設計流程如下：
（1） 利用XPS 生成單核系統系統參數設置如下：
①System clock：頻率100 M，無緩存。
②RS232：波特率115200，8 位，無中斷。
③DDRAM：片內存儲器512MB，無中斷。
④LEDs_4 Bit：無中斷。

配置好后的總線與端口如圖2 所示。
（2） 添加PPC405_1 及相關設置
1） PPC405_1 的設置
添加新的IP 核PPC405，則PPC405_1 已經隨PPC405_0一起添加到了工程中，只不過還沒有連上線而已。點擊Businterface，把DPLB 和IPLB 分別連到PLB 總線上。然后點擊-Ports，配置PPC405_1 的端口， （默認情況下，有PLBCLK，BRAMDSOCMCLK，BRAMISOCMCLK 這三個端口看不到，需要點擊Connection Filters 才會看到） 增加一個Reset 的IP 模塊，選擇Reset Control->Processor System Reset Module，會生產一個proc_sys_reset_0 模塊。配置IP 屬性中External ResetActive High 的值為0。為了方便驗證兩個核是否正常工作，用UART 為PPC405_0 顯示運行信息，用LED 為PPC405_1 顯示運行信息，所以增加一個Opb_gpio 核，屬性為位寬4 bit，設置Channel 1 為Bi-directional， Channel 1 的Input Only 設置為FALSE。

2） jtagppc_cntlr 核的配置
BEGIN jtagppc_cntlr
PARAMETER INSTANCE = jtagppc_0
PARAMETER HW_VER = 2.00.a
BUS_INTERFACE JTAGPPC0 = jtagppc_0_0
BUS_INTERFACE JTAGPPC1 = jtagppc_0_1
END
3） 共享BRAM 核的配置
BEGIN bram_block
PARAMETER INSTANCE = share_bram
PARAMETER HW_VER = 1.00.a
BUS_INTERFACE PORTB=share_bram_if_cntlr_1_PORTA
BUS_INTERFACE PORTA = share_bram_if_cntlr_0_
PORTA
END

（3） 配置地址
給外設和OCM 分配地址，對于powerpc，ISOCM 必須落在地址的最高端，DSOCM 可以隨意。

2 軟件工程配置

2.1 工程構建

（1） 配置軟件平臺
為PPC405_1 添加應用程序是最關鍵的一步，所以要分別為PPC405_0 和PPC405_1 設置編譯選項，也就是修改Linkerscript（.ld 文件），一種可行的方法是：把啟動代碼和數據分別放在兩個核獨立的Isbram_if_cntrl 和dsbram_if_ctrl 中，而把stack 和heap 放在公共的bram 中，如Plb_bram_if_ctrl 中。
（2） 添加應用工程
添加工程ppc0_test_share 和ppc1_test_share，分別Mark to initialize BRAM，并將軟件工程指定給各自的處理器，所有程序段則放入各自的私有BRAM 中，更新Bitstream 以生成相應的全局比特流文件。

為兩個核設置software Platform settings，其輸入輸出設備都配成UART，,然后生成庫和BSP，編譯應用程序，更新bitsream，最后下載bitsream 到FPGA，輸出到超級終端則能驗證雙核配置的正確與否。

2.2 互鎖程序的編寫

互鎖程序是在xilinx 自帶的測試程序基礎上修改而成，主要的修改部分在于添加識別處理器狀態的程序，作用在于保證兩個處理器不會互相干擾，其中定義了lwarx.PPC and stwcx.PPC 兩個聲明，并為了讓gcc 編譯器順利編譯，編寫如下代碼：
#define lwarx (adr) ({unsigned int rval; \
__asm__ __volatile__ (\
" lwarx %0,0,%1\n" \
: " =r" (rval) :" r" (adr) \
) ;\
rval;\
})
#define stwcx (adr,val) __asm__ __volatile__ (\
" stwcx. %0,0,%1\n" \
: : " r" (val) ," r" (adr) \
)

互鎖程序通過變量Pr_Lock 的值來表示串口占用情況，0 表示空閑，1 表示PPC_0 占用，2 表示PPC_1 占用，代碼段如下：
volatile int* Pr_Lock = PR_LOCK_ADDR;
void PRLOCK ()
/* PRLOCK implements a TEST & TEST & SET using the
PPC stwcx and lwarx instructions*/
{
while (1)
{
while (*Pr_Lock ! = 0) ; //等待釋放
if (lwarx (Pr_Lock) ! = 0) continue; //鎖存
stwcx (Pr_Lock,MY_LOCK_VAL) ;
if (*Pr_Lock == MY_LOCK_VAL)
{
sync; // 返回
return;
}
else continue; // 重試
}}
void PRUNLOCK ()
{
// 等待清空
while ( XUartLite_mIsTransmitEmpty
(XPAR_RS232_UART_1_BASEADDR) == XFALSE) ;
sync;
*Pr_Lock = 0;
return;
}

2.3 系統測試結果

配置好超級終端，連接好電纜，下載線，將比特流文件輸出到開發板上。通過共享的串口輸出，兩個處理器的運行狀態均可顯示。輸出結果如圖3 所示。

3 結語

實現了在FPGA 開發板上的雙核系統構建，充分利用了系統資源，能通過互鎖程序合理控制共享的外設，并能共用一個串口進行輸出，克服了調試不便的難題。設計方法簡單易行，運行結果證明了可靠行，在開發板廠商沒有提供相關資料的情況下，該系統為基于FPGA 的雙核嵌入式系統設計提供了參考價值。