Xilinx可編程邏輯器件設計與開發（基礎篇）連載23：Spartan

5.1.4 BRAM（Block RAM）模塊

Virtex-6中嵌入BRAM，大大拓展了FPGA的應用范圍和應用的靈活性。BRAM可被配置為單端口RAM、雙端口RAM、內容地址存儲器（CAM）以及FIFO等常用存儲結構。

Virtex-6中的BRAM是雙端口RAM，每個BRAM存儲36Kbit數據，支持寫和讀同步操作，兩個端口對稱且完全獨立，共享存儲的數據，可以改變每個端口的位寬和深度。36Kbit可配置成64K×1（和相鄰36Kbit BRAM級聯）、32K×1、16K×2、8K×4、4K×9、2K×18、1K×36或512×72的簡單雙口RAM；每個18Kbit的BRAM也可配置成16K×1、8K×2、4K×4、2K×9、1K×18或512×36的簡單雙口RAM。存儲器內容可在配置比特流時設置。BRAM在寫操作過程中，它的輸出數據可以編程設置，或者是保持輸出數據不變，或者反映正在寫入的新數據，或者是正在被覆蓋的舊數據。

一、 雙端口RAM和單端口RAM

全雙口36Kb BRAM有36Kb的存儲空間和兩個獨立的訪問口：A口和B口。類似地，每個18Kbit RAM包含一個18Kbit存儲空間和2個全獨立的訪問口：A口和B口。結構是全對稱的，數據可以寫入其中的一個口或者兩個，也可以從一個或者兩個口讀出。寫操作是同步的，每個口有自己單獨的地址、數據輸入、數據輸出、時鐘、時鐘允許和寫允許信號。讀操作也是同步的，并需要一個時鐘邊沿。

需要注意的是，當兩個端口同時對同一個地址進行操作的時候，由于雙端口RAM內部沒有專門的監控邏輯，因此需要用戶自己控制兩個時鐘，以避免沖突。兩個端口同時對同一個地址的寫操作雖然不會損壞該物理空間，但可能導致數據錯誤。

雙端口RAM和單端口RAM的原語如表5-10所示，可在HDL代碼中直接例化。

表5-10 單端口RAM原語

二、 FIFO

Virtex-6的BRAM中的專用邏輯讓用戶能夠輕松地實現同步或異步FIFO。這樣就不必為計數器、比較器或狀態標記的生成使用其他CLB邏輯。

Virtex-6中，FIFO 可配置成18Kbit 和36Kbit 存儲空間，對于18Kbit 的FIFO，支持4K ×4、2K×9、1K×18 和512×36；對于36Kbit 的FIFO，支持8K×4、4K×9、2K×18、1K×36 和512×72。

三、 ECC 內置糾錯

當使用Virtex-6 中的RAMB36E1（SPP 模式）或者36Kbit FIFO（FIFO36E1）時，可以使能其中的ECC 糾錯功能。ECC 占用72 位寬，其中64 位數據，8 位漢明碼，它可以產生漢明位并糾正輸出的數據錯誤，但不會糾正存儲器內容。另外，它還可以輸出錯誤位置的地址。

在寫操作過程生成八個保護位（ECCPARITY），與64 位數據一起存到存儲器中。這些ECCPARITY 位在每次讀操作過程中用來糾正任意單位元錯誤或檢測（但不糾正）任意雙位元錯誤。

在讀操作過程中，72 位數據從存儲器讀出并饋入ECC 解碼器。ECC 解碼器生成兩個輸出狀態（SBITERR 和DBITERR），用來指示三種可能的讀操作結果：無錯誤、已糾正單位元錯誤、檢測到雙位元錯誤等。在標準ECC 模式下，讀操作不糾正存儲器陣列中的錯誤，僅僅將已經糾正的數據送到DO。為了改善FMAX，可以將由DO_REG 屬性控制的可選寄存器用于數據輸出（DO）、SBITERR 和DBITERR。

Virtex-6 中的ECC 還增加了一個新的功能，能回讀當前數據輸出對應的存儲地址，支持修復錯位的數據位或者將該地址設置成無效。

Virtex-6 BRAM 模塊的詳細資料請參考附帶光盤上的《Virtex-6 BRAM 用戶手冊》。