ISP技術在高速數據采集模塊中的應用

摘要： 提出了一種基于ISP技術實現高速數據采集的方法，給出了使用VHDL語言和原理圖完成數據采集模塊中地址發生器和比較電路的部分邏輯設計，只要將所設計的程序下載到可編程器件ispLSI2032中即可實現預期功能。同時，ispLSI2032器件的高密度和可編程性也提高了硬件電路的集成性、可靠性及保密性。

關鍵詞： ISP（在系統可編程）；VHDL；高速采集；ispLSI2032

隨著深亞微米及納米半導體制造技術的進步，可編程邏輯器件在電路設計中的應用已十分廣泛。ＩＳＰ（在系統可編程）器件是先進的可編程器件，

它的優點是不需要編程器即可直接對安裝在用戶目標板上的ＩＳＰ器件進行編程，而且編程、調試都很方便。當產品升級換代時,只要通過軟件對ＩＳＰ器件重新編程即可,便可使其具有新的邏輯功能,而不需要增加硬件投入。

目前，ＩＳＰ芯片內部資源越來越多，速度也越來越快，開發的軟件功能也更加完善。ＶＨＤＬ就是隨著ＰＬＤ發展起來的一種硬件描述語言，是一種應用于電路設計的高層次描述語言。本文將介紹一種在高速數據采集模塊中部分電路采用ＩＳＰ技術進行設計的方法。

１　高速數據采集模塊的實現

高速數據采集模塊的系統框圖如圖１所示。圖中的ｉｓｐＬＳＩ２０３２是整個數據采集系統的控制核心?它內部包括了地址信號產生、鎖存、ＡＤＣ轉換數據的比較、數據存儲器的讀寫控制以及大部分控制邏輯?晶振電路產生的１２ＭＨｚ時鐘可直接在ｉｓ-ｐＬＳＩ２０３２內部進行２分頻以得到６ＭＨｚ的采樣時鐘。高速數據緩存部分由兩片ＳＲＡＭ構成?該ＳＲＡＭ可提供自己的地址線、數據線和控制線。兩個端口可分別與ｉｓｐＬＳＩ２０３２和單片機的Ｐ０口連接。用ｉｓ-ｐＬＳＩ２０３２可遞增ＲＡＭ的地址?同時可提供寫入脈沖以將Ａ／Ｄ轉換數據寫入ＲＡＭ。當Ａ／Ｄ轉換的數據超出某一上下限時，系統會將地址數據寫入ｉｓ-ｐＬＳＩ２０３２內部的鎖存器中?并在其后打開鎖存，同時將地址送到單片機的Ｐ０口，單片機由此地址讀出ＲＡＭ中相應地址的數據，并通過ＲＳ２３２口傳送到ＰＣ機或其它外設。

圖２所示是該數據采集系統的基本硬件電路圖。圖中的Ａ／Ｄ轉換芯片選用的是美國ＭＡＸＩＭ公司的１２位Ａ／Ｄ轉換器ＭＡＸ１２０，它有全控制模式、獨立模式、慢存儲模式、ＲＯＭ模式和連續轉換模式５種工作模式。在此電路中，ＭＡＸ１２０工作于連續轉換模式， 由于ＭＡＸ１２０芯片的ＭＯＤＥ＝ＤＧＮＤ，因此，它的ＩＮＴ／ＢＵＳＹ為ＢＵＳＹ輸出。單片機啟動轉換時，ＩＮＴ／ＢＵＳＹ變為低電平，同時將ＩＮＴ０（Ｐ３．２）置低，以使計數器的計數狀態與ＭＡＸ１２０的ＩＮＴ／ＢＵＳＹ信號一致，也就是說，每轉換完一次，計數器就加以產生新的存儲器地址；轉換結束后，ＩＮＴ／ＢＵＳＹ轉變為高電平，數據在引腳Ｄ０～Ｄ１１處有效，此時ＷＥ信號為低，存儲器寫端口打開，并將ＡＤＣ所轉換的數據寫入與計數器所產生地址對應的存儲單元。繼而ＩＮＴ／ＢＵＳＹ信號再次變低， ＭＡＸ１２０進入下一次轉換。直到采集的數據超出某一上下限，ＡＤＣ模塊中的比較器產生一信號使單片機外部中斷，進而轉入中斷數據處理。其后單片機將讀取存儲在鎖存器中的地址信號，并將其存儲；同時由此地址讀出存儲在存儲器中的超出上下限的數據。單片機定時取數時，先將ＩＮＴ０（Ｐ３．２）置高，此時地址產生器的累加由單片機控制（通過Ｔ０口，即Ｐ３．４）。單片機控制計數器重新計數并產生地址數據，產生的地址送到單片機Ｐ０口，并由此地址讀取存儲器中相應地址的數據，最后通過ＲＳ２３２口傳送到ＰＣ或其它外設。

圖2

２?。椋螅穑蹋樱桑玻埃常?的結構原理

２．１ ｉｓｐＬＳＩ２０３２的主要結構

ｉｓｐＬＳＩ２０３２的結構主要包括全局布線區、萬能邏輯模塊、輸出布線區、輸入總線和巨塊五個部分。其中全局布線區（Ｇｌｏｂａｌ Ｒｏｕｔｉｎｇ Ｐｏｏｌ）位于芯片中央,它將所有片內邏輯聯系在一起,其輸入輸出之間的延遲是恒定和可預知的。ＧＲＰ在延時恒定并且可預知的前提下，提供了完善的片內互連性能。這種獨特的互連性保證了芯片的高性能，從而可容易地實現各種復雜的設計。

萬能邏輯模塊是該器件的基本邏輯單元,它由邏輯陣列、乘積項共享陣列、輸出邏輯宏單元和控制邏輯組成。當乘積項共享陣列將乘積項分配給或門后,可通過一個可編程的與／或／異或陣列輸出來控制該單元中的觸發器,從而使乘積項的共享更加靈活。每個輸出邏輯宏單元有專用的觸發器,每個觸發器與其它可組態電路的連接類似ＧＡＬ的ＯＬＭＣ,也可以被設置為組合輸出或寄存器輸出。片內靈活的時鐘分配網絡可進一步加強ＧＬＢ的能力。每一個ＧＬＢ的時鐘信號既可選用全局同步時鐘，也可選用片內生成的異步乘積項時鐘。

輸出布線區是介于ＧＬＢ和ＩＯＣ之間的可編程互連陣列,通過對該區的編程可以將任一個ＧＬＢ輸出靈活地送到Ｉ／Ｏ端口的某一個上，以便在不改變外部管腳排列的情況下，修改片內邏輯電路的結構。

輸入輸出單元（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｃｅｌｌ）中的輸入、輸出或雙向信號與具體的Ｉ／Ｏ引腳相連接,可以構成輸入、輸出、三態輸出的Ｉ／Ｏ口。

巨塊是ＧＬＢ及其對應的ＯＲＰ、ＩＯＣ的總稱。Ｉｓ-ｐＬＳＩ２０３２中有兩個巨塊,通常分布在全局布線區的兩側。每個巨塊均包含ＧＬＢ、Ｉ／Ｏ口和專用輸入端,其中專用輸入端不經鎖存器即可直接輸入。它們均可在軟件分配下供本巨塊內的ＧＬＢ使用。

２．２ ｉｓｐＬＳＩ２０３２的工作過程

外部信號一般通過Ｉ／Ｏ單元引導全局布線區，全局布線區主要完成任意Ｉ／Ｏ端到任意ＧＬＢ的互連、任意ＧＬＢ間的互連以及各輸入Ｉ／Ｏ信號到輸出布線區的連接。器件的所有功能均可由一個ＧＬＢ或多個ＧＬＢ級聯完成。在設計中，筆者使用的是ｉｓｐＬＥＶＥＲ軟件，它包含有Ｌａｔｔｉｃｅ編譯器、頂層項目管理器、設計輸入編輯器等?同時還包括Ｌａｔｔｉｃｅ門級功能和實時仿真器，因而能夠對原理圖、ＶＨＤＬ或Ａｂｅｌ－ＨＤＬ語言進行仿真?其設計流程如圖３所示。

３?。椋螅穑蹋樱桑玻埃常苍谙到y中的應用

３．１ 硬件選擇

ｉｓｐＬＳＩ器件可分為５大系列，它們的密度、速度以及寄存器數目各不相同。而ｉｓｐＬＳＩ２０３２速度高達１５４ＭＨｚ，是同行業中速度最高的ＣＰＬＤ器件，通過其在系統可編程（ＩＳＰ）功能可在印刷電路板上對邏輯器件進行編程或改寫。ｉｓｐＬＳＩ２０３２的內部電路總體框圖如圖４所示。

其中ＬＯＧＩＣ９是地址發生電路的邏輯控制部分，ＣＯＵＮ１１是地址發生電路部分，ＧＬＦ２是地址鎖存部分。地址發生電路與地址鎖存電路是實現Ａ／Ｄ轉換后數據存儲的關鍵部件，它可向存儲器ＳＲＡＭ６２６４提供寫入操作的順序地址和讀出操作的實時地址，同時可提供地址計數器的清零信號和兩片數據鎖存器的方向控制信號。

３．１ 程序設計

在應用ＩｓｐＬＳＩ２０３２進行系統設計時，可采用原理圖和ＶＨＤＬ混合輸入的方法。地址產生電路中ＣＯＵＮ１１可由兩個４位同步二進制計數器級聯構成。地址發生電路的邏輯控制部分ＬＯＧＩＣ９、地址鎖存部分的邏輯控制部分和地址鎖存部分ＧＬＦ２可由ＶＨＤＬ語言來進行設計，下面給出ＧＬＦ２的程序設計代碼：

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｅｎｔｉｔｙ ｇｌｆ２ ｉｓ

ｐｏｒｔ(ａ０,ａ１,ａ２,ａ３,ａ４,ａ５,ａ６,ａ７: ｉｎ ｓｔｄ_ｌｏｇｉｃ;

ｂ０,ｂ１,ｂ２,ｂ３,ｂ４,ｂ５,ｂ６,ｂ７: ｉｎ ｓｔｄ_ｌｏｇｉｃ;

ｏｃ１,ｃ,ｏｃ２: ｉｎ ｓｔｄ＿ｌｏｇｉｃ;

Ｑ０,Ｑ１,Ｑ２,Ｑ３,Ｑ４,Ｑ５,Ｑ６,Ｑ７:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);

ｅｎｄ ｇｌｆ２；

ａｒｃｈｉｔｅｃｔｕｒｅ ｅｘａｍ ｏｆ ｇｌｆ２ ｉｓ

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ（ｏｃ１，ｃ，ｏｃ２）

ｂｅｇｉｎ

ｉｆ（ｏｃ１＝‘０＇ ａｎｄ ｃ＝‘１＇ ａｎｄ ｏｃ２＝‘１＇） ｔｈｅｎ

Ｑ０＜＝ａ０；Ｑ１＜＝ａ１；Ｑ２＜＝ａ２；Ｑ３＜＝ａ３；Ｑ４＜＝ａ４；Ｑ５＜＝ａ５；Ｑ６＜＝ａ６；Ｑ７＜＝ａ７；

ｅｌｓｉｆ（ｏｃ１＝‘１＇ ａｎｄ ｃ＝‘１＇ ａｎｄ ｏｃ２＝‘０＇） ｔｈｅｎ

Ｑ０＜＝ｂ０；Ｑ１＜＝ｂ１；Ｑ２＜＝ｂ２；Ｑ３＜＝ｂ３；Ｑ４＜＝ｂ４；Ｑ５＜＝ｂ５；Ｑ６＜＝ｂ６；Ｑ７＜＝ｂ７；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ；

ｅｎｄ ｅｘａｍ；

圖4

４　編程設計

將設計階段生成的熔絲圖ＪＥＤＥＣ文件裝入到器件中去的過程稱為編程（也稱為下載、配置）。對在系統可編程邏輯器件，可使用ＩＳＰ菊花鏈下載編程軟件（ｉｓｐＶＭ）來進行編程，筆者采用Ｌａｔｔｉｃｅ公司最新推出的一套ＥＤＡ軟件—ｉｓｐＬＥＶＥＲ，同時采用原理圖、硬件描述語言、混合輸入三種方式來對所設計的數字電子系統進行功能仿真和時序仿真?然后通過計算機的并口和專用下載電纜直接對器件進行編程，最后對編程結果進行檢查并最終通過。