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競爭與冒險產生的原因，判斷方法和避免競爭與冒險的方法

在實際的電路設計過程中，存在傳播延時和信號變換延時。由延時引起的競爭與冒險現象會影響輸出的正確與否。....

FPGA學習筆記發表于 02-18 14:34 ?1360次閱讀

在verilog中狀態機的一種很常用的邏輯結構，學習和理解狀態機的運行規律能夠幫助我們更好地書寫代碼....

FPGA學習筆記發表于 02-12 19:07 ?2124次閱讀

在verilog中，函數和任務均用來描述共同的代碼段，并且在模式內任意位置被調用，提高代碼效率，讓代....

FPGA學習筆記發表于 02-12 18:43 ?565次閱讀

1、與門（AND）有兩路輸入信號一路輸出信號，當且僅當兩個輸入信號均為高電平時，輸出信號為高電平....

FPGA學習筆記發表于 10-12 14:35 ?7104次閱讀

寫在前面之前曾經整理過verilog的各類運算符的表達方式，但是在學習的過程中并未深入研究關于邏輯....

FPGA學習筆記發表于 09-21 10:07 ?1002次閱讀

”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進行比較。方便進行理解和使用。

FPGA學習筆記發表于 09-12 09:06 ?705次閱讀

1、常量整數：整數可以用二進制數b或B，八進制o或O，十進制d或D，十六進制h或H表示，例如：8....

FPGA學習筆記發表于 09-11 18:41 ?593次閱讀

黑金高速AD模塊AN9238為2路65MSPS，12位的模擬信號轉數字信號模塊。模塊的AD轉換采用了....

FPGA學習筆記發表于 09-11 18:21 ?1356次閱讀

現代邏輯設計中，時序邏輯設計是核心，而寄存器又是時序邏輯的基礎，下面將介紹幾種常見的寄存器的Veri....

FPGA學習筆記發表于 07-27 09:03 ?2206次閱讀

Modelsim是十分常用的外部仿真工具，在Vivado中也可以調用Modelsim進行仿真，下面將....

FPGA學習筆記發表于 07-24 09:04 ?2128次閱讀

可綜合的語法是指硬件能夠實現的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到....

FPGA學習筆記發表于 07-23 12:25 ?831次閱讀

常見的FPGA核心電路可以歸納為五個部分：電源電路、時鐘電路、復位電路、配置電路和外設電路。下面將對....

FPGA學習筆記發表于 07-20 09:08 ?594次閱讀

vivado開發軟件自帶了仿真工具，下面將介紹vivado的仿真流程，方便初學者進行仿真實驗。

FPGA學習筆記發表于 07-18 09:06 ?2826次閱讀

vivado的工程創建流程對于大部分初學者而言比較復雜，下面將通過這篇博客來講解詳細的vivado工....

FPGA學習筆記發表于 07-12 09:26 ?1437次閱讀

三極管根據發射結和集電結的偏置狀態可以將工作區域分為四個，分別為截止區、放大區、飽和區、反向放大區。....

FPGA學習筆記發表于 02-03 16:22 ?2010次閱讀