硬件乘法器是什么？

硬件乘法器是現代計算機中必不可少的一部分，其基礎是加法器結構。

硬件乘法器，其基礎就是加法器結構，它已經(jīng)是現代計算機中必不可少的一部分。[1]乘法器的模型就是基于“移位和相加”的算法。在該算法中，乘法器中每一個(gè)比特位都會(huì )產(chǎn)生一個(gè)局部乘積。第一個(gè)局部乘積由乘法器的LSB產(chǎn)生，第二個(gè)乘積由乘法器的第二位產(chǎn)生，以此類(lèi)推。如果相應的乘數比特位是1，那么局部乘積就是被乘數的值，如果相應的乘數比特位是0，那么局部乘積全為0。每次局部乘積都向左移動(dòng)一位。

乘法器可以用更普遍的方式來(lái)表示。每個(gè)輸入，局部乘積數，以及結果都被賦予了一個(gè)邏輯名稱(chēng)（如A1、A2、B1、B2），而這些名稱(chēng)在電路原理圖中就作為了信號名稱(chēng)。在原理圖的乘法例子中比較信號名稱(chēng)，就可以找到乘法電路的行為特性。

在乘法器電路中，乘數中的每一位都要和被乘數的每一位相與，并產(chǎn)生其相應的乘積位。這些局部乘積要饋入到全加器的陣列中（合適的時(shí)候也可以用半加器），同時(shí)加法器向左移位并表示出乘法結果。最后得到的乘積項在CLA電路中相加。注意，某些全加器電路會(huì )將信號帶入到進(jìn)位輸入端（用于替代鄰近位的進(jìn)位）。這就是一種全加器電路的應用；全加器將其輸入端的任何三個(gè)比特相加。

隨著(zhù)乘數和被乘數位數的增加，乘法器電路中的加法器位樹(shù)也要相應的增加。通過(guò)研究CLA電路的特性，也可以在乘法器中開(kāi)發(fā)出更快的加法陣列。

電路結構

從理論上講，兩個(gè)二進(jìn)制N位操作數相乘，乘積的總寬度為2N，因此需要一個(gè)寬度為2N的移位寄存器和加法器。但在實(shí)際執行過(guò)程中，一是每個(gè)部分積的寬度和移位相加的有效寬度都為N位，從資源的利用率角度考慮，僅需N位寬度的加法器即可;二是按照先移位再相加的原理，兩個(gè)N位操作數則需要2N個(gè)時(shí)鐘周期才能完成整個(gè)運算，在此考慮將移位和相加兩個(gè)運算步驟合并，從速度上就可在N個(gè)時(shí)鐘周期內完成。

根據上述分析，8位移位相加型硬件乘法器應包括16位鎖存器、8位移位寄存器、8位乘法器、8位加法器等4個(gè)組成部分。具體電路結構如圖1所示。

鎖存器發(fā)揮著(zhù)鎖存的作用，用于鎖存部分和。

移位寄存器則具備移位作用，當加載信號有效時(shí)乘數將加載于8位右位寄存器，隨著(zhù)時(shí)鐘上升沿的到來(lái)，乘數即由低位開(kāi)始逐位移出。

乘法器功能類(lèi)似一個(gè)特殊的與門(mén)。有兩個(gè)輸入端口，一個(gè)端口用于輸入8位并行操作數(被乘數)，另一個(gè)端口在時(shí)鐘信號控制下輸入由移位寄存逐步移出的串行操作數，并將這兩個(gè)操作數進(jìn)行與運算。

加法器用于將本次時(shí)鐘脈沖控制下得到的8位部分積與鎖存于鎖存器高8位的前一個(gè)時(shí)鐘脈沖下得到的部分和相加。