什么樣的信號線(xiàn)需要50歐姆阻抗，85歐姆阻抗？

特征阻抗這個(gè)名詞是對于交流信號(或者說(shuō)高頻信號)來(lái)說(shuō)的；特征阻抗屬于長(cháng)線(xiàn)傳輸中的一個(gè)概念，信號在傳輸線(xiàn)中傳輸的過(guò)程中，在信號到達的一個(gè)點(diǎn)，傳輸線(xiàn)和參考平面之間會(huì )形成電場(chǎng)，由于電場(chǎng)的存在，會(huì )產(chǎn)生一個(gè)瞬間的小電流，這個(gè)小電流在傳輸線(xiàn)中的每一點(diǎn)都存在。同時(shí)信號也存在一定的電壓，這樣在信號傳輸過(guò)程中，傳輸線(xiàn)的每一點(diǎn)就會(huì )等效成一個(gè)電阻，這個(gè)電阻就是我們提到的傳輸線(xiàn)的特征阻抗。如今，高速系統面臨著(zhù)許多必須在同一堆疊中實(shí)現的同步阻抗要求 ；如以太網(wǎng)的100歐姆差分阻抗，90歐姆的USB，85歐姆的PCIe以及無(wú)數的單端DDR要求。我們希望遵循規范，以正確的阻抗選擇組件和布線(xiàn)走線(xiàn)。然而，有時(shí)也存在一些障礙——首選元件不是85歐姆，或者上游封裝是另一種阻抗。規范怎么說(shuō)？我上傳了如下圖片有常用接口的阻抗要求，可以參考一下；

什么樣的信號線(xiàn)需要50歐姆阻抗，85歐姆阻抗，90歐姆阻抗，100歐姆阻抗

我們知道，較高的阻抗，插入損耗會(huì )比較好（衰減會(huì )比較?。?，之前我們做過(guò)數據分析，85歐姆和100歐姆阻抗之間的損耗差高達14%。而較高阻抗的PCB確又有具有更大的損耗；也就是說(shuō)，阻抗和損耗之間的關(guān)系與PCB關(guān)系又成反比。舉例：目前PCIE平行對的線(xiàn)材阻抗有85歐姆和100歐姆兩種，看了一個(gè)關(guān)于PCI Express Layout gudie的文檔，其中關(guān)于阻抗的要求PCI Express link traces must maintain 100 ? differential / 60 ? single-ended impedancefor 4-layer or 6-layer boards; and 85 ? differential / 55 ? single-ended impedance for 8-layer or 10-layer boards. 這里就提到PCB板層不一樣會(huì )有不同的阻抗要求；按照行業(yè)數據分析，PCB板子的層數多了，層間距小了，要滿(mǎn)足原來(lái)的阻抗要求就可能導致走線(xiàn)太細，不能滿(mǎn)足工藝要求，所以適當地降低阻抗目標值來(lái)保證有足夠的走線(xiàn)寬度。這個(gè)主要是方便布線(xiàn)；4~6層主力布線(xiàn)層是top/botm，85Ω在表層線(xiàn)寬/間距會(huì )很大，100Ω的就會(huì )好很多。降低阻抗后，負載變重，抗干擾能力要強一點(diǎn)。4到6層板布線(xiàn)都在外層，需要考慮抗干擾能力；強制疊層和線(xiàn)寬間距的情況下，8層板厚度減少，阻抗就變低.

阻抗的概念和重要性

在測同一被測線(xiàn)材時(shí)，其阻抗會(huì )因在該被測線(xiàn)材上傳輸的信號型式不同，而分為單端阻抗，同模（共模）阻抗及差分阻抗，其差異主要表現在測試的信號條件上。將傳輸線(xiàn)始端的輸入阻抗簡(jiǎn)稱(chēng)為阻抗;將信號隨時(shí)遇到的及時(shí)阻抗稱(chēng)為瞬時(shí)阻抗如果傳輸線(xiàn)具有恒定不變的瞬時(shí)阻抗，就稱(chēng)之為傳輸線(xiàn)的特性阻抗;和電阻，電容，電感一樣，傳輸線(xiàn)也是一種理想的電路元件，但是其特性卻大不相同，用于仿真效果較好，但電路概念卻比較復雜;依傳輸的訊號型式不同.單端阻抗 Zse (Single Ended)：差動(dòng)阻抗 Zdiff (Differential Mode)；同模阻抗 Zcom (Common Mode).



早期的數字總線(xiàn)大部分使用單端信號做信號傳輸，如TTL/CMOS信號都是單端信號。所謂單端信號，是指用一根信號線(xiàn)的高低電平的變化來(lái)進(jìn)行0、1信息的傳輸，這個(gè)電平的高低變化是相對于其公共的參考地平面的。單端信號由于結構簡(jiǎn)單，可以用簡(jiǎn)單的晶體管電路實(shí)現，而且集成度高、功耗低，因此在數字電路中得到最廣泛的應用。

當信號傳輸速率更高時(shí)，為了減小信號的跳變時(shí)間和功耗，信號的幅度一般都會(huì )相應減小。比如以前大量使用的5V的TTL信號現在使用越來(lái)越少，更多使用的是3.3V/2.5V/1.8V/1.5V/1.2V的LVTTL電平，但是信號幅度減小帶來(lái)的問(wèn)題是對噪聲的容忍能力會(huì )變差一些。進(jìn)一步的，很多數字總線(xiàn)現在需要傳輸更長(cháng)的距離，從原來(lái)芯片間的互連變成板卡間的互連甚至設備間的互連，信號穿過(guò)不同的設備時(shí)會(huì )受到更多噪聲的干擾。更極端的情況是收發(fā)端的參考地平面可能也不是等電位的。

因此，當信號速率變高、傳輸距離變長(cháng)后仍然使用單端的方式進(jìn)行信號傳輸會(huì )帶來(lái)很大的問(wèn)題。為了提高信號在高速率、長(cháng)距離情況下傳輸的可靠性，大部分高速的數字串行總線(xiàn)都會(huì )采用差分信號進(jìn)行信號傳輸。差分信號是用一對反相的差分線(xiàn)進(jìn)行信號傳輸，發(fā)送端采用差分的發(fā)送器，接收端相應采用差分的接收器。采用差分傳輸方式后，由于差分線(xiàn)對里正負信號的走線(xiàn)是緊密耦合在一起的，所以外界噪聲對于兩根信號線(xiàn)的影響是一樣的。而在接收端，由于其接收器是把正負信號相減的結果做為邏輯判決的依據，因此即使信號線(xiàn)上有嚴重的共模噪聲或者地電平的波動(dòng)，對于最后的邏輯電平判決影響很小。

相對于單端傳輸方式，差分傳輸方式的抗干擾、抗共模噪聲能力大大提高。采用差分方式進(jìn)行信號傳輸會(huì )使得收發(fā)端的電路變得復雜，系統的功耗也隨之上升，但是由于其優(yōu)異的抗干擾能力以及可靠的傳輸特性，使得差分傳輸方式在需要進(jìn)行高速數字信號的傳輸或者惡劣工作環(huán)境的領(lǐng)域得到了廣泛的應用，如LVDS、PCI-E、SATA、USB、1394、CAN、Flexray等總線(xiàn)都是采用差分的信號傳輸方式。



一般而言?xún)x器的端口是以單端50Ω的阻抗最為常見(jiàn)。如欲以NA量測“差分訊號”時(shí)，需經(jīng)由Bulan轉換將NA的“單端訊號”轉換成差分訊號。TDR的“單端訊號”轉成“差分訊號”或“同模訊號”時(shí)，只需設定儀器端口即可。其實(shí)，阻抗匹配的概念并不止于此，如果將兩段均勻的同軸電纜連接起來(lái)，在連接點(diǎn)處如果“加工”工藝視屏高，金屬銜接平順，沒(méi)有出現微觀(guān)結構意義上的阻抗突變現象，則我們也把這兩段同軸線(xiàn)的連接也稱(chēng)作匹配。

推而廣之，凡是阻抗連續的連接點(diǎn)我們都說(shuō)它們是“匹配”的。按照這個(gè)思路，我們就知道通常在雙絞線(xiàn)和模塊的連接點(diǎn)處，阻抗是很可能有“失配”現象存在的，一條布線(xiàn)鏈路中的接插件和連接件所在的位置經(jīng)常也是阻抗不連續的位置(或者說(shuō)是阻抗失配的位置)。不連續的原因主要是傳輸線(xiàn)的幾何結構或材質(zhì)(包含絕緣介質(zhì)的材質(zhì))發(fā)生了突變。凡是阻抗不連續點(diǎn)，也“一定是”一個(gè)信號能量的反射點(diǎn)(回波源)。對于產(chǎn)品設計和生產(chǎn)商來(lái)說(shuō)，就是要制作出連接點(diǎn)阻抗盡量平順連續的產(chǎn)品 —模塊、跳線(xiàn)、各種工業(yè)連接器、各種異型非標接插件等等。