FPGA設計技巧—多時鐘域和異步信號處理解決方案

有一個有趣的現象，眾多數字設計特別是與FPGA設計相關的教科書都特別強調整個設計最好采用唯一的時鐘域。換句話說，只有一個獨立的網絡可以驅動一個設計中所有觸發器的時鐘端口。雖然這樣可以簡化時序分析以及減少很多與多時鐘域有關的問題，但是由于FPGA外各種系統限制，只使用一個時鐘常常又不現實。FPGA時常需要在兩個不同時鐘頻率系統之間交換數據，在系統之間通過多I/O接口接收和發送數據，處理異步信號，以及為帶門控時鐘的低功耗ASIC進行原型驗證。本章討論一下在FPGA設計中多時鐘域和異步信號處理有關的問題和解決方案，并提供實踐指導。

這里以及后面章節提到的時鐘域，是指一組邏輯，這組邏輯中的所有同步單元（觸發器、同步RAM塊以及流水乘法器等）都使用同一個網絡作為時鐘。假如設計中所有的觸發器都使用一個全局網絡，比如FPGA的主時鐘輸入，那么我們說這個設計只有一個時鐘域。假如設計有兩個輸入時鐘，如圖1所示，一個時鐘給接口1使用，另一給接口2使用，那么我們說這個設計中有兩個時鐘域。

圖1：雙時鐘域設計

平時我們在設計中遇到的門控時鐘、衍生時鐘以及事件驅動的觸發器都可歸為時鐘域類別。如圖2所示，通過一個簡單門控時鐘創建了一個新的時鐘域。我們知道，這類時鐘控制在FPGA設計中并不被推崇（可以使用時鐘使能替代時鐘門控），然而它卻非常有利于我們理解時鐘域這一概念。

本章我們將著重詳細討論以下主題：

l 兩個不同時鐘域之間傳輸信號。

n 亞穩態的產生以及對設計的可靠性的影響

n 通過相位控制避免亞穩態

n 在時鐘域之間傳輸單個信號，將信號打兩拍

n 使用FIFO在時鐘域之間傳輸多位數據

n 使用分區同步器模塊提高設計的組織架構

l 處理ASIC驗證原型里的門控時鐘

n 建立一個單時鐘模塊

n 自動門控移除

圖2：通過門控時鐘創建的時鐘域

一、跨時鐘域

設計中包含多時鐘域，首先要解決的是在不同時鐘域之間傳輸信號的問題。信號跨時鐘域傳輸將會是一個大問題，原因如下：

1、 信號跨時鐘域傳輸產生的故障總是不太容易復現。設計中如果存在兩個異步時鐘域，故障往往與這兩個時鐘沿的相對時序有關。來自片外時鐘源的時鐘通常與器件實際功能并無任何關聯。

2、 根據技術的不同，問題也不一樣。（盡管由于其他因素的影響，這種情況并不總是成立）我們常常會發現，如果約束較小的建立和保持時間，從統計上來說高速設計技術比低速設計技術更不容易產生故障。同時，其它因素，比如同步器件中設計實現對輸出的緩沖，也會對一個可能的故障產生顯著影響。

3、 EDA工具一般不會探測和標注這類問題，靜態時序分析工具是基于獨立的時鐘區域來進行時序分析，而且只有在特定的方式下根據指定的要求才能進行跨時鐘域的時序分析。

4、 通常來說，如果沒有很好地理解，跨時鐘域故障難以探測且難以調試。所以所有跨時鐘域接口都必須要在任何功能實現之前被很好地定義和處理。

讓我們首先來看看在不同時鐘域之間傳輸信號到底會產生什么錯誤?？紤]圖3所示的情況，一個信號在兩個時鐘域之間傳播。

如圖4所示，低速時鐘的周期是高速時鐘周期的兩倍。低速時鐘上升沿與高速時鐘上升沿之間的間隔為常量，而且總是等于dC。由于這兩個時鐘的這種相位匹配關系，dC總是保持不變（假定頻率沒有漂移），而且在這個例子中，dC總是大于邏輯延時與高速時鐘驅動的觸發器建立時間之和。

圖3：時鐘域之間的簡單信號傳輸

圖4：兩個時鐘域之間的時序關系

當這些時鐘一啟動，它們之間存在一個固定的相位關系，如此可以避免任何建立時間和保持時間違規。只要時鐘沒有漂移，就沒有任何時序違規出現，并且器件會如預想那樣工作?，F在我們再考慮另外一種情況，同樣的時鐘上電后的相位關系如圖5所示。

圖5：會造成時序違規的時鐘相位關系

圖5中兩個時鐘之間的這種相位關系就會造成時序問題。這種情況會在任意頻率的兩個時鐘域之間。然而，如果時鐘的頻率匹配不對，這種時序問題在這種情況下也不會發生。

總結來說，時鐘同步問題在FPGA設計中通常是一種不可復現的問題，而且會對設計的可靠性帶來嚴重后果。后面我們會討論解決這類問題的方案，在此之前，我們必須要討論當建立和保持時間違規時到底會發生什么。下一小節就是關于這個主題。

1.1 亞穩態

觸發器的建立時間和保持時間在時鐘上升沿左右定義了一個時間窗口，如果觸發器的數據輸入端口上數據在這個時間窗口內發生變化（或者數據更新），那么就會產生時序違規。存在這個時序違規是因為建立時間要求和保持時間要求被違反了，此時觸發器內部的一個節點（一個內部節點或者要輸出到外部節點）可能會在一個電壓范圍內浮動，無法穩定在邏輯0或者邏輯1狀態。換句話說，如果數據在上述窗口中被采集，觸發器中的晶體管不能可靠地設置為邏輯0或者邏輯1對應的電平上。所以此時的晶體管并未處于飽和區對應的高或者低電平，而是在穩定到一個確定電平之前，徘徊在一個中間電平狀態（這個中間電平或許是一個正確值，也許不是）。如圖6所示，這就是所謂的亞穩態。

圖6：時序違規導致亞穩態

如圖6的波形所示，信號的跳變發生在建立和保持邊界組成的時間窗口內，這意味著輸出不會是邏輯0或邏輯1對應的確定電平，而是它們之間的一個中間電平。如果觸發器包含有一個輸出緩沖，那么亞穩態本身就可以稱為隨著內部信號的逐漸穩定而在輸出上表現的雜散過渡。輸出保持亞穩態的時間是隨機的，甚至可能在整個時鐘周期內都保持亞穩態。那么，如果這個亞穩態值輸入到組合邏輯，根據邏輯門電路的切換門檻，錯誤的操作就可以發生。從時序收斂的角度來說，兩個觸發器之間的組合邏輯延時都要求要小于最小的時鐘周期，但是這種亞穩態信號保持亞穩態的時間，本身就是變相地增加了邏輯延時。很顯然，一個亞穩態信號會給設計帶來致命的功能故障，而且該信號也將無法在各個時鐘沿上采集到一致的結果。

事實上需要注意的是，在FPGA設計流程中想通過仿真來確定亞穩態對設計的危害是非常困難的。純數字的仿真器并不能檢查到建立和保持違規，從而在違規發生時，仿真出一個邏輯“X”（未知）值。而普通的RTL仿真，并不會出現建立和保持違規，所以也就不會有信號出現亞穩態狀態。盡管門級仿真的時候會檢查建立和保持是否違規，但是仿真由兩個異步信號對齊而導致一個同步故障依然是一件十分困難的事情。尤其困難的是，設計或者驗證工程師并不是在設計伊始即查找問題。那么，理解如何保持設計的可靠性以及如何避免需要通過仿真來揭露設計的同步問題，就顯得十分重要了。解決亞穩態的方法有很多，后面我們將逐一進行討論。

**1.2 解決亞穩態方案1：相位控制**

考慮這樣一個設計，兩個時鐘域的周期不同，而且相位關系任意。如果至少有一個時鐘由FPGA內部的PLL或者DLL控制，而且在PLL或者DLL的精度范圍內，其中一個時鐘的周期是另外一個時鐘周期的數倍。那么如圖7所示，通過相位對齊可以避免實現違規。

考慮這樣一個例子，一個信號從低速時鐘域傳遞進入另一個時鐘域，而此時鐘域的周期是低速時鐘域的一半。根據前面的分析，如果沒有任何相位關系的保證，那么時序違規就有可能發生。然后，通過使用DLL由低速時鐘派生這個高速時鐘，那么相位對齊就可以達成。

圖7中，DLL調整高速時鐘（采集）的相位來對齊低速時鐘（發送）。數據在兩個時鐘域之間傳遞的時間是dC，該傳遞時間總是處于其最大可能值。本例中，只要從低速觸發器到高速觸發器的傳播延時小于高速時鐘周期，那么就不會有建立時間違規發生。如果因為時鐘歪斜不夠小而導致保持時間要求無法滿足，那么可以通過配置實用高速時鐘的下降沿來采集信號，當然前提是有足夠的時序余量能確保建立時間要求得到滿足。

圖7：使用DLL對齊相位

總結來說，相位控制技術可以在一個時鐘頻率是另外一個時鐘的數倍且其中一個時鐘可以由FPGA內部PLL或者DLL控制時使用。

在很多例子中，設計控制時鐘域之間的相位關系是很奢侈的。尤其是時序要求由FPG**外的芯片施加，或者時鐘域之間沒有任何確定相位關系的時候。舉例來說，如果FPGA在兩個系統之間提供了一個接口，而這兩個系統施加在芯片輸入輸出延時上的時序要求非常緊張，調整任何這兩個系統的時鐘相位是不可能的。類似這種例子在實踐中會經常遇到，所以需要使用新的方法來解決，下一節將討論這種新的方法。

1.3 解決亞穩態方案2：打兩拍處理，即寄存兩拍

跨越兩個異步時鐘域傳輸單比特信號時，可以使用打兩拍技術。根據上一節的討論，建立或保持時間違規會導致一個觸發器內節點上電平徘徊在一個中間狀態，從而產生亞穩態問題，而且信號從這種中間狀態到一個穩定狀態需要時間，此時間的長度未知。這個未知的時間會被加入到時鐘到輸出的時間（Tco）里（影響隨后路徑上的延時），且會在下一級導致一個時序違規。如果該信號輸入到一個控制分支或者一個判決樹，那將是非常危險的。不幸的是，沒有很好的辦法來預測這種亞穩態將會持續多長時間，也沒有很好的辦法將這些信息反標注到時序分析工具以及優化工具。假定兩個時鐘域之間完全異步（即無法實現相位控制），那么盡可能避免亞穩態的一個最簡單辦法就是使用雙觸發。在其它也許教科書中也稱這種方法為同步位、兩級觸發器或兩級同步器。

圖8所示的配置中，同步器電路（其輸入為Din）中的第一拍后也許會產生亞穩態，但是信號有機會在其被第二級鎖存以及被其它邏輯看到之前穩定下來，如圖9所示。

圖8：打兩拍處理

圖9：打兩拍重同步器

圖9中，Dsync是同步器中第一個觸發器的輸出，而Dout是第二個觸發器的輸出。Dout本質上是等到同步后的信號一旦穩定下來后將其往下傳，并且確保其它電路不會收到亞穩態信號。同步器兩級觸發器之間不要添加任何邏輯，這樣可以使得信號獲得盡可能長的時間來回到穩定狀態。所以總結來說，打兩拍同步器在單比特信號跨異步時鐘傳輸時，用來將該單比特信號重新同步到異步時鐘域。

理論上來說，第一個觸發器的輸出應該一直保持不確定的亞穩態，但是在現實中它會受到實際系統一系列因素影響后穩定下來。打個比方，想象一下一個皮球穩定地停住在一個山尖上，從任何方向上輕推一下球，它都會由相反的方向從山上滾落。同樣，處于亞穩態的一個邏輯門，由發熱、輻射等產生的隨機波動都會促使該亞穩態回到邏輯0或者邏輯1對應的穩態。

使用打兩拍技術采樣一個異步信號時，無法完全預知我們想要的信號跳變，將在當前時鐘發生還是下一個時鐘發生。當信號屬于一個數據總線中的一部分（有些數據位比其它比特晚一個時鐘周期跳變）時，或者關鍵數據必須要精確到單個時鐘周期內到達時，這種打兩拍技術是沒有幫助的。不過，對于控制信號來說，如果它們可以忍受正負一個或更多個時鐘周期的變化，這種技術還是非常有用的。

舉例來說，一個外部事件控制一個比特來觸發FPGA內部動作，這個觸發動作發生的頻率可以非常的低，比如兩個事件之間的間隔可以達到微秒甚至毫秒級。在這個例子中，一些額外的數納秒的延時并不會影響該事件的行為。如果由外部事件驅動的改比特輸入到一個狀態機的控制結構中，通過同步器打兩拍處理，那么想要的信號變化只是被延遲了一個時鐘周期。然而，如果沒有進行打兩拍處理，那么判決邏輯也許會從該異步信號的亞穩態狀態解碼出不同狀態跳轉信息，并使得狀態機同時跳轉到不同的分支。

除了純數字系統外，還有一種混合信號系統，這種系統會通常會產生異步反饋信號到FPGA，如圖10所示。

圖10：重新同步模擬反饋

上述對異步信號打兩拍的同步器的Verilog代碼如下所示：

module analog_interface(

...

output regfbr2,

input feedback);

reg fbr1;

always @ (posedge clk) begin

fbr1<=feedback;

fbr2<=fbr1;//;doubleflop

end

...

反饋信號會產生時序違規，而且fbr1在時鐘沿后一個不確定的時間內處于亞穩態。那么，其它邏輯只可以使用的信號fbr2。

使用打兩拍同步處理技術時指定時序約束是非常重要的，需要施加的約束是將位于第一個和第二個寄存器時鐘域之間的信號路徑指定為假路徑，即讓時序分析器部分此路徑。因為打兩拍同步器結構用于重新同步信號，在這兩個時鐘域之間并沒有需要分析的同步路徑。此外，如前所述這兩個觸發器之間的時序要盡可能的小，這樣可以減小亞穩態被傳播到第二級觸發器的可能性。

1.4 解決亞穩態方案3：使用FIFO結構

跨時鐘域傳輸數據用得最多的方法就是使用先入先出（即FIFO）結構。FIFO可以用于在兩個異步時鐘域之間傳輸多個比特信號。我們通?？吹降腇IFO應用包括在兩個標準總線之間傳輸數據，以及從可突發訪問的存儲器中讀出數據或者對其寫入數據。例如，如圖11所示，顯示的是一個可突發訪問存儲器與一個PCI總線之間的接口。

圖11：FIFO在PCI應用中

在很多不同的應用中，FIFO都是一種非常有用的數據結構，不過這里我們僅僅關注其處理跨時鐘域突發數據的能力。

FIFO非常類似于在超市里的結賬通道，每個客戶到達結賬臺的時間多少有點隨機性，結賬速度在一定意義上說是勻速的。有時候結賬客戶可能會很少，而其他某些時候又會突發很多客戶需要結賬，收款員不可能立刻為每個客戶服務，所以需要排隊。抽象地來說，我們稱這種排成一隊的數據為一個序列。隨后，收款員會以或多或少平均的速度為每一個顧客服務，并不會理會隊列的長度。假如需要結賬的顧客涌入收銀臺的速度超過了收款員的服務速度，那么這種收款結構就無法支撐了。那么此時，就需要采取措施，要么加快收款員的服務速率，要么減少新增顧客數。

同樣的道理也存在于數據傳輸中，數據可能到達某個時鐘域的間隔是完全隨機的，有時候或許會面臨一個很大突發數據塊。這種情況下，處在另一個時鐘域的接收設備只能以指定的速率來處理數據。如圖12所示，一個FIFO被用于緩存數據，這樣在設備中就形成了一個數據序列。

圖12：異步FIFO

通過使用異步FIFO，數據發送端可以以隨意的間隔發送數據，而接收端也可以以其固有的帶寬從數據序列里取出數據并進行處理。由于任何由FIFO實現的數據序列的長度都不能無限制，所以需要一些控制來防止FIFO溢出。這時候，有兩種選項可以采用：

l 事先定義好的發送速率（可突發或不可突發），最小接收速率以及對應最大的序列尺寸。

l 握手控制。

注意，發送設備的時鐘頻率沒有必要高于接收端設備，否則容易造成溢出。以較慢的頻率將數據送入FIFO，那么數據寫入FIFO的時鐘周期數要少于接收端將要處理數據的時鐘周期數。那么，如果不采取握手控制，就必須要理解以上描述會產生溢出的最壞的情況。

在任何一段時間內，假設數據發送寫FIFO的速率大于接收處理數據的速率，那么很輕易地使系統無法維持。因為沒有任何存儲設備可以存得下無限的數據，這種問題需要在系統結構層級才能解決。通常來說，突發發送一般是以小周期性或非周期性發生。所以FIFO的最大尺寸要大于等于（具體還要根據數據接收器的屬性）突發的尺寸。

在很多例子中，不管是突發尺寸還是數據到達的分配都無法很好地定義。這種時候，就有必要使用握手控制來防止FIFO產生數據溢出。如圖13所示，這種握手控制通常由一些標志信號來實現。這些標志信號，一個是發送側的滿標志，用于提示FIFO沒有多余空間存儲數據了，另一個是而空標志，用于提示接收側，FIFO中沒有數據需要處理了。管理這些握手信號可能還需要一個狀態機，正如圖13所示。

圖13：FIFO的握手控制

FIFO在FPGA內一般是通過封裝一個雙口RAM來實現。表面上看微不足道的標志信號如空和滿指示等，實際上是實現起來反而比較困難。原因就在于輸入控制常常需要依據輸出來產生，同樣的輸出控制也常常需要依據輸入來產生。例如，驅動輸入的邏輯必須要知道FIFO是否已滿，而這只能通過獲取從輸出端讀出的數據數量才能得知。同樣的道理，在輸出側從FIFO讀數據的邏輯必須要了解FIFO中是否還有數據（即FIFO是否已空），而這只能通過輸入端口的寫指針才能判決。

這里我們探討使用FIFO在兩個異步時鐘域之間傳輸數據，不過同樣會面臨實現FIFO本身時遇到的握手標志問題。為了在兩個時鐘域之間傳遞必要的信號，我們必須重回上一節討論到的打兩拍技術。下面我們以圖14所示的簡單異步FIFO框圖為例進行闡述。

圖14：異步FIFO簡單框圖

圖14中，在產生空和滿信號時，寫地址和讀地址都必須是異步傳遞到對方時鐘域中。這樣在重新同步多比特地址總線時，問題就來了，即根據各個比特不同的走線，總線中某些比特可能會比其它比特晚一個時鐘周期。換句話說，由于兩個時鐘域異步的自然屬性，使得地址總線有些比特在一個時鐘沿上被采集，而另一些比特卻在下一個時鐘沿上被采集，當然這取決于數據是否在第一個觸發器的時鐘沿到達之前提前足夠長時間有效。如果上述情況發生，那么會給系統帶來嚴重后果，因為二進制地址中有些位變化有些位卻沒有，因此接收邏輯將會得到一個完全無效的地址，這個地址既不是當前地址也不是上一個地址。

這個問題可以通過將二進制地址轉換為格雷碼來解決。格雷碼是一種非常特殊的計數器，兩個相鄰地址中只有一個比特是不同的。所以當地址改變時，只需要改變地址中的一個比特即可，這樣就可以避免上面提到的問題。如果發生變化的那個比特并沒有被下一個時鐘正確采集，地址線上會“同步地”保留舊的地址值。那么，任何不正確的地址（即既不是當前地址也不是舊地址）操作都被消除了。所以總結來說，格雷碼常用來在異步時鐘域之間傳遞多比特計數值，且多用于FIFO內。

需要額外注意的一點是，由于只有讀寫地址是需要在異步時鐘域之間傳遞，所以地址就有可能比預想的晚一個時鐘周期，同時意味著空或者滿標志置位晚一個時鐘周期，但是這并不表示錯誤導致了數據溢出狀況。如果這種情況在傳遞地址到讀時鐘域時，讀邏輯將簡單地認為數據沒有寫入，且將認為FIFO已空盡管此時FIFO已經被寫入一個數據。這只會對總的吞吐率有一些小影響，但是不會導致下溢（即讀已空的FIFO）狀況發生。同樣地，當地址被傳遞到寫時鐘域時，如果讀地址被延時了，那么寫邏輯會認為FIFO里沒有多余空間，盡管此時FIFO還未滿。這同樣只會對總的數據吞吐率有些微小影響，卻不會造成上溢（寫已滿的FIFO）發生。

FIFO是一種足夠通用的模塊，大部分FPGA供應商都提供了工具，可以讓客戶根據自己的要求來自動產生軟核。這些用戶FIFO可以像其它IP模塊那樣由用戶手動地在設計中例化。那么，在一個FPGA設計中使用自己的FIFO時，上述討論的問題很可能將不必由設計自己來解決。當然，同樣的問題也經常在異步時鐘域之間傳遞數據的時候發生，所以理解這類設計實踐對于一個高級FPGA設計者來說非常重要。

1.5 設計分區同步器模塊

在頂層為設計劃分好設計分區是一個好的設計實踐行為，這樣任何功能模塊外面都包含一個獨立的同步器模塊。這樣有利于在劃分模塊的基礎上實現所謂的理想時鐘域情況（即整個設計模塊只有一個時鐘），如圖15所示。

圖15：設計分區同步器模塊

對設計進行分區有很多理由。首先，對每個獨立的功能模塊進行時序分析變得簡易，因為模塊都是完全的同步設計。其次，整個同步模塊中的時序例外也很容易得到定義。再次，底層模塊的同步器加時序例外在代入到設計頂層時，大大降低了由于人為失誤造成的疏漏。所以，同步寄存器應該在功能模塊外單獨分區。還有很多類似的設計實踐在使用FPGA作為ASIC的設計原型時得到應用，下一節我們將再進行詳細地討論。

二、ASIC原型設計中的門控時鐘

ASIC設計一般對功耗非常敏感，同時ASIC的時鐘樹設計又非常靈活，所以會在整個設計中經常使用門控時鐘在邏輯不需要活動的時候來去使能這些邏輯。雖然使用FPGA作為ASIC的原型可以模擬整個邏輯功能，但是二者之間的有些物理屬性，如功耗方面，還是不太一樣。那么，要求FPGA來模擬ASIC的整個低功耗優化是沒有必要的。實際上，正是由于FPGA的粗放式的時鐘資源，讓其模擬這方面功能也是不太可能的。這一節我們將討論一些解決這個問題方法，并且再討論一些可以應用于ASIC設計的技術來使FPGA原型設計更加容易。

2.1 時鐘模塊

如果一個ASIC設計中使用了大量的門控時鐘，建議將所有這些門控操作統一放在一個專門的時鐘生成模塊中，并與功能模塊隔離，如圖16所示。

圖16：統一的時鐘模塊

通過將時鐘門控置于一個單一的模塊，不但可以是約束處理更簡單，而且當要對FPGA原型進行任何修改時也更容易。例如，如果設計者選擇某次編譯時刪除所有門控單元，那么一個單一的模塊里很容易實現。下一節我們將對此進行詳細討論。

2.2 時鐘門控移除

有很多辦法可以從FPGA原型里刪除時鐘門控，下面的例子就顯示了一個很明顯，但卻也是很麻煩的一個方法。這個例子的代碼如下所示，該代碼是刪除FPGA原型里所有的門控功能。

‘define FPGA

//‘define ASIC

module clocks_block(...)

‘ifdef ASIC

assign clock_domain_1=system_clock_1&clock_enable_1;

‘else

assign clock_domain_1=system_clock_1;

‘endif

如果上述代碼需要開放時鐘門控，那么在FPGA原型設計中只需要修改宏定義即可。不足之處是，任何時候要將FPGA原型轉化為ASIC設計時總是需要做出一些修改（其實就是修改宏定義）。很多設計者對此會感覺不是太舒服，因為他們認為二者使用的不是一樣的RTL。一個更好的辦法是使用一個自動門控刪除工具來消除任何認為造成失誤的可能。許多現代的綜合工具通過正確的約束，現在都提供這項功能。例如，Synplify就有一個稱為“Fix gated clocks”選項，就是用于自動地從時鐘線上將門控操作刪除，并將其移動到數據路徑上。我們來看下面這個代碼示例：

module clockstest(

output reg oDat,

input iClk,iEnable,

input iDat);

wire gated_clock=iClk&iEnable;

always @ (posedge gated_clock)

oDat<=iDat;

endmodule

在上面的代碼中，系統時鐘被一個使能信號門控產生一個門控時鐘。這個門控時鐘被用于驅動觸發器oDat，而oDat用于寄存器輸入iDat。如果沒有啟用“fixing the clock gating”選項，那么綜合工具將會直接實現邏輯功能，如圖17所示。

圖17：直接時鐘門控

圖17的邏輯實現中，在時鐘線上放置了門控操作。那么設計中現在有了兩個時鐘域，必須分別對它們進行約束，而且必須分別將它們布局到時鐘資源。但是，如果啟動了時鐘門控刪除，這個邏輯門就會比較容易地被移動到數據路徑上，如圖18所示。

圖18：時鐘門控刪除

現在大部分邏輯器件里邏輯單元都提供了一個時鐘使能輸入，有了該使能輸入就可以不使用本方案。然而，如果一個特定的技術并未提供觸發器時鐘使能，那么只能使用本技術來刪除時鐘門控，只是這樣就將會在數據路徑上增加延時。

**三、要點總結**

l 時鐘同步問題通常是不可復現的問題，并且會給FPGA設計帶來可靠性問題。

l 亞穩態會給FPGA帶來災難性故障。

l 相位控制技術在一個時鐘頻率是另外一個的數倍且其中一個時鐘可以由內部PLL或者DLL控制的時候使用。

l 打兩拍技術可用于在異步時鐘域之間同步單比特信號。

l 在打兩拍同步器中，時序分析應該忽略第一個觸發器，同時要確保兩個同步觸發器之間的延時最小。

l FIFO用于在兩個異步時鐘域之間傳遞多比特信號。

l 格雷碼用于在兩個異步時鐘域之間傳遞計數值數據，而且多用在FIFO內部。

l 同步寄存器應該在功能模塊外面獨立分區。

l 如果可能，請盡量不要使用時鐘門控。若必須使用，請將所有的門控時鐘放置在一個專門的時鐘模塊中，并與其它功能模塊隔離。








審核編輯：劉清