探討數字處理技術的路線圖

數字處理技術的路線圖探討了當前和新興的數字處理驅動因素，以及處理范式中所需的創新。這些要求決定了數字處理、內存、支持芯片、互聯、以及整體系統架構所需的技術和架構。

主要分為三部分

●芯片和互連架構定義了設備、互連，以及化學和化學處理技術的要求。

●化學處理需要對物理和化學反應機制有深入的了解，整合到產品中。

●系統級集成數字處理系統所需的附加要求和解決方案，以及與整體安全性、功率轉換/傳遞、系統可靠性和運行時管理需求相關的系統級考慮。

主要障礙和挑戰 在實現異構集成數字處理系統時，需要解決一些障礙和挑戰，包括：

●解決數據移動的成本問題，包括性能（延遲和帶寬）和隨著數據量和速率呈指數增長而增加的每比特傳輸的總能量消耗。

●限制系統級別的總能量消耗，極大提高數字處理系統的能效，以處理數據洪流和對此類數據的必要處理。

●解決當前使用的架構和系統中的系統級封裝（SiPs）所固有的縮放限制，這些限制受到總功率、功率分配、中間層和互連的影響。改善未來設備制造的物理和化學過程的基本理解，包括先進圖案制備、原子尺度薄膜沉積、刻蝕、區域選擇性沉積和其他選擇性材料處理。

●解決異構集成數字處理系統日益增長的安全性和可靠性需求，包括監視和解釋所有必要信息以確保安全和可靠操作。

●解決并改善端到端的可持續性，包括前期設計、設計、制造、使用和最終處理/回收。

●提供高級設計工具，允許將功能解聚為多芯片體系結構，并在多個參數之間進行同時優化；在需要探索的大型設計空間中進行優化提出了需要基于機器學習的解決方案的挑戰。

接下來需要分三部分來講解

●第一部分討論應用需求如何推動數據處理范式

●第二部分討論了這在系統級別的體系結構上產生的影響，以及相關的挑戰、實施和技術需求。

●第三部分系統級體系結構需求轉化為設備、互連、材料和化學處理挑戰，以及有望的解決方案。

數字處理范式、系統級架構和數字處理設備/材料的路線圖

1）基于計算為中心的系統集成（CCS）

利用在晶片上具有互聯連接的芯片片（chiplets）；高帶寬內存（HBM）集成仍然受到限制；傳統加速器的使用持續增加。

◎隨著系統規模的擴大，邏輯對邏輯堆疊和新的內存技術得到了越來越多的應用；在CCS中，物聯網產品越來越多地使用加速器、傳感器和通信芯片片。

◎成熟的編程庫標準被用來充分發揮高核心數的優勢；CCS由于其通用性繼續被使用；安全性和可靠性特性的應用也在增加。

2）以內存為中心的架構，用于人工智能和機器學習應用的系統集成（SiPs）

◎內存為中心的架構逐漸滲透到主流市場；編程模型和軟件不斷發展；統一虛擬內存（UVM）標準不斷完善。

◎模擬加速器技術成熟；模擬加速器的應用范圍擴大：初步在物聯網中應用于圖像處理

◎在物聯網產品中的應用范圍擴大。軟件和UVM的“標準”已經制定。

3）集成芯片片的類型和數量

◎高端：多核心芯片片、圖形處理單元（GPU）、高帶寬內存（HBM）、小型非易失性內存（NVM）、在高端使用共封裝光子器件、更廣泛地使用互連標準、帶有2或3層3D SiPs + HBM2/HBM3和SRAM疊層；使用液冷技術，功耗上限提高至500瓦以上。

◎中端：類似于高端配置，但使用GDDR6+ DRAM，低端GPU。

嵌入式/IoT：較大的非易失性內存（NVM）、SRAM，搭配射頻（RF）芯片片；每個封裝中的芯片片數量：4至10個。

◎高/中端：模擬人工智能（AI）和機器學習（ML）芯片片在生產中的SiPs中廣泛應用；神經形態和處理器內存（PIM）芯片片開始出現；在內存層次結構中使用非易失性內存（NVM）；統一虛擬內存（UVM）標準開始出現；3D設計的使用增加；封裝功耗上限接近1千瓦。

◎嵌入式/IoT：使用專用芯片片進行擴展；為物聯網設計的5G/6G芯片片；邊緣數據處理需求超越汽車/專業市場；每個封裝中的芯片片數量：10至30個。

DRAM內存的嚴峻挑戰者出現；具有共封裝光子學芯片片的輸入/輸出解決方案；內存層次結構中廣泛使用非易失性內存（NVM）芯片片；模擬ML加速器和其他專用芯片片逐漸滲透；芯片片數量繼續增加但趨于穩定。

4）加速器芯片片和專用系統集成（SiPs）

◎GPU（全精度和可變精度）；早期的以內存為中心的芯片片；早期的模擬加速器。低壽命的構建，使用憶阻器；支持量子退火和量子計算的SiPs開始出現。

◎帶有NVM和模擬存儲技術以及低功耗ADC的模擬神經網絡（NN）加速器；為量子計算和數據中心計算中的成熟加速器提供緊密的光子學集成。

◎神經形態加速器或SiPs；較小的尺寸，集成了量子比特、門電路和測量與控制邏輯的通用量子計算芯片。

5）內存技術，內存層次和內存一致性在SiPs中的應用

◎HBMs，疊加的SRAM高速緩存；邏輯上的緩存芯片片；帶有大型L4緩存的傳統和擴展層次結構；標準的一致性協議，其中一些基于CXL，使用專有的UVM。

◎在內存層次結構中使用NVRAM，用于非傳統的用途；開放的UVM架構和標準；先進的HBM技術；新的內存技術變得更加經濟實惠和可靠。

◎新的內存芯片片與DRAM競爭；高效能NVM與SRAM競爭速度，并且具有與DRAM相媲美的密度；出現多顆粒度的UVM。

6）SiP的互連技術：

◎硅橋，具有大約1000到2000條線；有限的面對面粘合的3D連接；帶有2到3個金屬層的中間層；高端配置下，共封裝的光子學IO具有2到8個波長的波分復用（WDM）鏈路；用于電力傳遞的后端通孔；高端配置下使用PAM4編碼。

◎具有最多4000條線的硅橋；大規模生產的3D SiPs中通孔和翹邊間距減小至5到10微米；中間層最多5層；高端配置下PAM4編碼的使用增加；高端配置下出現PAM8編碼；生產中使用小尺寸光子學IO；更廣泛地用于SiP IO的密集WDM。

◎最多8000條線的硅橋；高端配置下出現PAM8編碼；高端配置下納米級面對面粘接；中間層最多7層；用于高端產品的密集WDM和封裝內部光子學芯片片的IO正在生產中。

編輯：黃飛