一文讀懂軟件仿真、硬件仿真、原型驗證是如何工作的？

在整個(gè)芯片開(kāi)發(fā)中，芯片設計的驗證階段就像一場(chǎng)前線(xiàn)戰斗，可以說(shuō)是整道防線(xiàn)上成敗的關(guān)鍵。 在芯片進(jìn)入生產(chǎn)之前，需要保證其設計完全符合需求規格，解決所有潛在的風(fēng)險，并修正所有的缺陷。 這樣可以避免在流片后發(fā)現無(wú)法修正的硬件bug，降低后期的問(wèn)題風(fēng)險。 隨著(zhù)芯片規模和功能的復雜度增加，驗證的難度也隨之上升，而如何在降低驗證復雜度的同時(shí)保證其正確性和效率，正是驗證的核心問(wèn)題。

核心角色是DUT(Design under Test)，即待測試設計，也就是我們所設計的RTL(寄存器傳輸級)代碼。 驗證流程從需求收集開(kāi)始，將需求劃分為子系統模塊，進(jìn)一步細化為功能模塊，然后編寫(xiě)RTL級別的硬件描述語(yǔ)言文件。 驗證人員便基于這些設計文件構建測試平臺(Testbench)，用于模擬和控制DUT的輸入和環(huán)境，包括生成功能模型、輸入激勵、或在線(xiàn)數據交互等，如圖1所示。 可以說(shuō)，整個(gè)驗證流程就是確認DUT的正確性，確保芯片產(chǎn)品符合規格要求。

圖1 驗證人員構建的測試平臺

面對復雜的設計代碼，我們如何確保其準確性? 功能驗證就是這場(chǎng)戰斗的關(guān)鍵過(guò)程。 工程師們通常使用的驗證方法包括軟件仿真、硬件仿真和原型驗證等。 這些不同的驗證方法都有各自的優(yōu)點(diǎn)，也有各自的不足。 在不同設計階段選擇不同的驗證工具，提高生產(chǎn)效率，加速驗證的收斂顯得尤為重要。 而所有這些都圍繞著(zhù)DUT進(jìn)行。 接下來(lái)，我們將詳細探討軟件仿真、硬件仿真和原型驗證這三種方法是如何圍繞DUT進(jìn)行工作的。

軟件仿真

軟件仿真是基于硬件描述語(yǔ)言對數字電路設計進(jìn)行功能和特性的仿真和驗證。 它會(huì )通過(guò)在計算機環(huán)境中模擬硬件行為，驗證電路設計是否符合原意。 仿真過(guò)程是正確實(shí)現設計的關(guān)鍵環(huán)節，它以硬件描述語(yǔ)言(如VHDL或Verilog)編寫(xiě)的模型為基礎，檢驗設計中的功能是否正確無(wú)誤。

一個(gè)簡(jiǎn)化的仿真驗證系統如圖2所示：在這個(gè)過(guò)程中，測試向量(TestVector)運行在測試平臺(Testbench)上，DUT 和Testbench一起通過(guò)仿真系統(基于軟件)運行，最終運行出來(lái)的結果通常會(huì )和預期結果做比較。

圖2 仿真驗證系統

但是隨著(zhù)芯片設計規模的增大，傳統使用Verilog/SystemVerilog編寫(xiě)的測試平臺不足以高效覆蓋測試場(chǎng)景需求。 例如，測試平臺中的基本組件之間的通信、以及這些組件之間的建立、管理和重用性問(wèn)題。 因此UVM(Universal Verification Methodology)應運而生。

在復雜的系統級芯片設計中，UVM提供了一個(gè)健壯的測試平臺，能夠處理大量的設計和驗證任務(wù)。 UVM的主要優(yōu)勢在于其重復使用性，可以使設計人員在多個(gè)項目中重復使用同一驗證環(huán)境，大大提高了設計效率。 此外，由于UVM是一個(gè)行業(yè)標準，因此使用UVM可以方便地與其他設計團隊進(jìn)行協(xié)作，并使用他們創(chuàng )建的UVM組件。 圖3是一個(gè)典型的UVM驗證平臺框圖。

圖3 典型的UVM驗證平臺框圖

一般來(lái)說(shuō)，軟件仿真分為功能仿真、綜合后仿真和時(shí)序仿真，分別對應于RTL設計輸入后、綜合完成后、布局布線(xiàn)完成后等步驟。

功能仿真：即RTL仿真，這是仿真驗證的第一步，也叫前仿真，目標是在理想的情況下，確認設計的功能是否符合預期。 在這個(gè)階段，我們通過(guò)模擬設計在特定輸入下的輸出來(lái)驗證其行為。 這就像對待測試設計(DUT)進(jìn)行“預演”，在沒(méi)有物理硬件的情況下就可以發(fā)現設計中的邏輯錯誤。

綜合后仿真：在綜合后的仿真階段，目標是確認綜合后的電路結構是否符合設計的意圖。 在這個(gè)階段，我們使用綜合工具將硬件描述語(yǔ)言(HDL)代碼轉化為邏輯網(wǎng)表。 然后，我們使用這個(gè)邏輯網(wǎng)表進(jìn)行仿真，以確認綜合后的電路行為是否和設計的意圖一致。

時(shí)序仿真：最后，在時(shí)序仿真或后仿真階段，我們將考慮設計在實(shí)際硬件和工藝中可能遇到的時(shí)序問(wèn)題。 這包括元件的延時(shí)、布線(xiàn)延時(shí)、電源和熱問(wèn)題等。 在這個(gè)階段，我們會(huì )使用更復雜的仿真模型，比如考慮了延時(shí)信息的模型，以更準確地模擬硬件的行為。

圖4 軟件仿真的應用

在每個(gè)階段，我們都通過(guò)建立測試平臺(Testbench)提供對DUT的輸入和環(huán)境的控制，并將DUT的輸出與預期進(jìn)行比較。 而這三種仿真應用的共同目標，都是要確保我們的芯片設計在各個(gè)階段都能滿(mǎn)足預期的功能和性能。

以思爾芯的PegaSim芯神馳軟件仿真工具為例，其為一款高性能、多語(yǔ)言混合的商用數字軟件仿真工具，采用了創(chuàng )新的架構算法，實(shí)現了高性能的仿真和約束求解器引擎，對System Verilog語(yǔ)言、Verilog語(yǔ)言、VHDL語(yǔ)言和UVM方法學(xué)等提供了廣泛的支持， 同時(shí)支持時(shí)序反標和門(mén)級后仿真，并可提供功能覆蓋率、代碼覆蓋率分析等功能。 同時(shí)創(chuàng )新的軟件架構允許仿真器支持不同的處理器架構——x86-64、RISC-V、ARM等。

雖然軟件仿真技術(shù)對工程師來(lái)說(shuō)非常有必要，但就現有的商業(yè)模式來(lái)說(shuō)，軟件仿真的仿真能力和算力都與軟件許可證(software license)掛鉤。 供應商提供的商用軟件仿真服務(wù)會(huì )以license的形式收費。 但在實(shí)際使用時(shí)，工程師們難以依賴(lài)經(jīng)驗進(jìn)行有效算力與工具需求計算的匹配。 如圖5所示。

圖5 設計驗證中的算力難題

思爾芯的PegaSim芯神馳軟件仿真工具除了傳統license合作模式外，還采用了創(chuàng )新的商業(yè)模式，提供了一個(gè)即算即用的在線(xiàn)仿真云平臺。 在對DUT進(jìn)行回歸測試和覆蓋范圍隨即驅動(dòng)時(shí)，可實(shí)現如圖6所示。 可以很好地滿(mǎn)足企業(yè)多樣化的需求，幫助企業(yè)解決license使用緊張、算力不足、license被設計工程師長(cháng)期占用等問(wèn)題。 為工程師提供按需和無(wú)限的仿真能力，提高驗證團隊的工作效率。

圖 6 芯神馳提供的在線(xiàn)仿真云平臺

硬件仿真

雖然軟件仿真易于使用，成本效益高，并且具有復雜的調試能力，但一旦碰到大規模數字電路設計，結構越是復雜，仿真所需要的時(shí)間就越長(cháng)，軟件仿真的效益得到了限制。 所以通過(guò)專(zhuān)門(mén)的設備在硬件上調試芯片設計，如硬件仿真和原型驗證，是其重要的解決方案之一。

硬件仿真的運行速度和調試效率比軟件仿真可要高很多，因為它可以對完整的芯片設計進(jìn)行自動(dòng)化的加速仿真并調試，多應用于大規模SoC設計前期的RTL功能驗證。

硬件仿真首先將硬件設計(通常以HDL，例如Verilog或VHDL編寫(xiě))編譯，然后加載編譯后的設計。 在一些系統中，設計可能被加載到專(zhuān)門(mén)的硬件中(例如FPGA)。 一旦設計被加載，硬件仿真就可以運行設計，并觀(guān)察其行為。 硬件仿真通常會(huì )提供觀(guān)察和調試設計內部狀態(tài)的工具。 最后，工程師可以根據結果分析設計的正確性，查找并解決問(wèn)題，以?xún)?yōu)化設計。

硬件仿真可以提供比軟件仿真更快的仿真速度，同時(shí)還能模擬出硬件在實(shí)際運行中的實(shí)際行為。 這使得它們在硬件設計和驗證過(guò)程中，尤其是在處理復雜和大規模硬件系統時(shí)，非常有用。 硬件仿真系統主要由硬件和軟件兩部分構成。 以思爾芯的OmniArk芯神鼎企業(yè)級硬件仿真系統為例，其中硬件部分是由眾多的FPGA搭成，最多可擴展至上百顆FPGA。 軟件部分由 編譯(Compile) 、 運行(Runtime) 、 調試(Debug) 組成，如圖7所示。

圖7 芯神鼎硬件仿真系統的軟件部分

編譯：編譯階段通過(guò)完全自動(dòng)化軟件將待測設計(DUT)映射到硬件仿真系統上，便可以進(jìn)行高速仿真。 編譯的流程如圖8所示。

圖8 芯神鼎硬件仿真系統的編譯流程

運行：運行時(shí)Runtime軟件控制整個(gè)硬件仿真的運行過(guò)程，它可以控制硬件仿真以支持不同的用戶(hù)模式，它的核心組成部分是運行數據庫、運行庫、軟硬件接口以及用戶(hù)交互接口，例如ICE(In-circuit Emulation)、TBA(Transaction-based Acceleration)以及QEMU模式等。 還可支持多用戶(hù)同時(shí)進(jìn)行使用設備。

調試：硬件仿真有著(zhù)接近軟件仿真的調試能力。 可以通過(guò)靜態(tài)探針(static probe)，動(dòng)態(tài)探針(dynamic probe)及內置邏輯分析儀(ILA)可以觀(guān)測信號的數據，以及實(shí)現信號全可視(Full Visibility)。 同時(shí)，通過(guò)ReadBack/WriteBack功能可以實(shí)現對信號進(jìn)行賦值或恢復。

此外，硬件仿真還會(huì )配備專(zhuān)門(mén)的驗證核(VIP)，為硬件仿真系統提供了所需的驗證接口。 例如芯神鼎可以支持APB、AHB、AXI4、AXI4-Stream、AXI4-Lite、UART、SPI、I2C、DDR、Ethernet、USB、PCIe、SPI Flash、NAND Flash等。 基本覆蓋了常用的接口協(xié)議，可以滿(mǎn)足絕大部分驗證應用需求。 后續思爾芯也可以根據客戶(hù)需求進(jìn)行開(kāi)發(fā)。

芯神鼎在提供硬件加速平臺的同時(shí)也提供各種功能的創(chuàng )新配套軟件：用戶(hù)設計語(yǔ)法自動(dòng)糾錯、Smart P&R技術(shù)，ABS(Auto-Block Select)技術(shù)，多樣化信號采集手段等等，讓用戶(hù)實(shí)現MHz級仿真加速、全自動(dòng)智能編譯流程、強大調試能力，以及多種仿真驗證模式。 更擁有豐富的VIP庫，適合超大規模高端通用芯片設計的系統級驗證，可以滿(mǎn)足不同驗證場(chǎng)景需求。

總之，硬件仿真通常集成了專(zhuān)門(mén)的電路和邏輯，以加速仿真過(guò)程。 其速度通?？梢赃_到幾百kHz甚至MHz級別，軟件仿真中的功能仿真通常運行速度通常在幾十至幾百Hz，相比之下，硬件仿真比軟件仿真快幾千倍至幾十萬(wàn)倍。 因此，硬件仿真在驗證復雜設計時(shí)非常有用。 它們能夠以更高的速度執行仿真，更快地提供反饋和結果，這對于設計的驗證和調試至關(guān)重要。

原型驗證

在復雜的集成電路設計中，原型驗證是另一項關(guān)鍵的“驗證”技術(shù)方法。 其目的是在早期階段就通過(guò)與最終芯片接近的原型硬件來(lái)測試和驗證電路設計，通過(guò)接近最終芯片的運行速度確保設計出正確的芯片。 原型驗證將設計映射到FPGA陣列，通過(guò)模擬芯片的功能和應用環(huán)境，來(lái)驗證芯片整體功能，并提供片上軟件開(kāi)發(fā)環(huán)境。 因為相比硬件仿真，原型驗證的運行速度更接近于真實(shí)芯片，可以配合軟件工程師來(lái)進(jìn)行底層軟件的開(kāi)發(fā)。 這一流片前的軟硬件協(xié)同開(kāi)發(fā)，是其最不可替代的地方。

以下是DUT在原型驗證流程中的關(guān)鍵步驟，包括設計分割、分割后的系統級時(shí)序分析、編程和下載、功能驗證調試等步驟。

設計分割： 在開(kāi)始階段，我們需要將復雜的設計即DUT分割以適應FPGA的資源限制。 通常，由于單個(gè)FPGA無(wú)法容納超大規模的設計，我們需要利用特定工具將設計邏輯分割成更小的部分。 每一部分被映射到一個(gè)或多個(gè)FPGA中，這需要在保持整體設計完整性的同時(shí)，盡量減少跨FPGA信號數量以減少系統間的路徑延時(shí)，從而提高系統性能。 一種典型的RTL級分割流程如圖9所示。

其中的邏輯綜合是將DUT轉化為FPGA可以理解的網(wǎng)表。 對分割后的設計插入TDM也是影響分割后系統性能的關(guān)鍵步驟。 通常分割后設計的FPGA之間存在遠遠超過(guò)物理連接數量的互聯(lián)信號，插入TDM是通過(guò)時(shí)分復用的方式來(lái)將這些互聯(lián)信號通過(guò)有限的物理資源來(lái)傳輸。 映射和布局布線(xiàn)是將綜合后的設計映射到FPGA的特定資源上，包括查找表、觸發(fā)器、DSP模塊等，然后進(jìn)行布局布線(xiàn)。

圖9 芯神瞳RTL級設計分割流程

時(shí)序分析：時(shí)序分析確保設計在FPGA上運行時(shí)滿(mǎn)足所有的時(shí)序要求，這包括各個(gè)FPGA的時(shí)序要求以及整個(gè)系統的時(shí)序要求。 由于對用戶(hù)原始設計進(jìn)行了分割，在做時(shí)序分析時(shí)需要考慮被分割的時(shí)序路徑延時(shí)。 這部分時(shí)序延時(shí)主要來(lái)源于TDM的延時(shí)和跨FPGA連線(xiàn)的延遲，這兩種延時(shí)通常能達到幾十ns。 當存在不滿(mǎn)足時(shí)序要求的路徑，可能導致設計無(wú)法正常工作。 這種情況下，可以通過(guò)優(yōu)化時(shí)序約束、設計優(yōu)化、流水線(xiàn)設計、分割邊界調整、布局布線(xiàn)優(yōu)化等方式改善時(shí)序性能，使得設計滿(mǎn)足預期的時(shí)鐘頻率，減少路徑的延遲。

由于原型驗證系統能夠運行的頻率是衡量系統性能的一個(gè)關(guān)鍵因素，所以如何提高系統運行頻率也是經(jīng)常需要考慮的一個(gè)問(wèn)題。 通常的做法有調整分割邊界、分割結果TDM優(yōu)化、使用布局布線(xiàn)約束、使用時(shí)序驅動(dòng)的分割算法等，達到降低關(guān)鍵路徑的延遲、提高系統性能的目的。

編程和下載：將映射和布局布線(xiàn)后的設計編譯為FPGA的比特文件;搭建各個(gè)FPGA之間的互聯(lián)組網(wǎng)結構，然后將比特文件下載到對應的各個(gè)FPGA上。下載完成后根據需要對全局時(shí)鐘、全局復位以及其他外圍IP進(jìn)行配置。這確保了DUT可以在原型上正確地運行。

功能驗證調試：這個(gè)階段主要是測試DUT在FPGA上運行時(shí)的功能的正確性。我們可以通過(guò)實(shí)際的硬件接口或虛擬IO接口對DUT進(jìn)行測試，以驗證其是否符合預期。

如何對分割后的設計進(jìn)行調試也是原型驗證中需要重點(diǎn)考慮的問(wèn)題。通常，除了用戶(hù)設計中自帶的應用級調試監控工具，設計人員還需要抓取設計運行時(shí)的信號波形進(jìn)行分析。對于該應用場(chǎng)景， 思爾芯提供的MDM Pro調試解決方案 ，支持多顆FPGA協(xié)同調試，支持最大125MHz的高速采樣頻率，最大波形存儲容量可達64GB，能有效解決原型驗證中多顆FPGA的協(xié)同調試問(wèn)題。

以思爾芯的Prodigy芯神瞳原型驗證解決方案為例，芯神瞳就提供了基于時(shí)序驅動(dòng)的RTL級分割算法，能夠實(shí)現全自動(dòng)的分割編譯流程。其內置的增量編譯算法功能可以幫助用戶(hù)完成快速迭代的版本迭代，大大提高用戶(hù)開(kāi)發(fā)驗證效率。

總之，因為原型驗證內部處理和真實(shí)芯片一樣都是可以做并行運算，其高效性能可以透過(guò)硬件子卡對接真實(shí)數據來(lái)發(fā)現更多隱蔽的bug。相較之下，軟件仿真使用的激勵源模型和真實(shí)數據是有一定差別，因此并不能將Corner Case全覆蓋，此時(shí)就需要原型驗證。通過(guò)原型驗證，在流片前我們就可以在SoC的基本功能驗證通過(guò)后，立刻開(kāi)始驅動(dòng)開(kāi)發(fā)。甚至可以在流片前就給有需求的客戶(hù)進(jìn)行芯片演示，進(jìn)行預售。這就大大縮短了整個(gè)驗證周期，加速了產(chǎn)品上市時(shí)間。

總結

軟件仿真、硬件仿真、原型驗證這三種方法通過(guò)各自的優(yōu)點(diǎn)和功能，共同為芯片設計提供了一種全面而高效的驗證手段，有助于加速整個(gè)芯片開(kāi)發(fā)周期，同時(shí)確保設計的正確性。

在先進(jìn)工藝的推動(dòng)下，異構計算架構已逐漸成為設計芯片的主流方式。由于不同的運算單元具有各自獨特的架構設計和信息處理方式，因此需要采用符合其特性的驗證方法。為了縮短芯片的上市周期，各大芯片設計公司已達成共識，即在不同設計階段選擇不同的仿真驗證工具，以提升驗證效率，這一策略已被廣泛應用于各大芯片領(lǐng)域。

思爾芯的異構驗證方法就是在這個(gè)背景下產(chǎn)生。它使用多種不同的驗證手段，如軟件仿真(芯神馳)、硬件仿真(芯神鼎)和原型驗證(芯神瞳)，整合多種驗證方法，不斷創(chuàng )新驗證工具和驗證流程，圍繞著(zhù)待測試設計(DUT)進(jìn)行協(xié)同仿真和交叉驗證，以確保設計出正確的芯片。思爾芯一系列EDA工具對DUT進(jìn)行詳盡全面的檢查，檢查其在各個(gè)層次、各個(gè)方面的功能和性能。這一系列的工作能夠有效地識別和修復設計中的問(wèn)題，從而大大縮短芯片的開(kāi)發(fā)周期。

關(guān)于思爾芯 S2C

思爾芯(S2C)自2004年設立上?？偛恳詠?lái)始終專(zhuān)注于集成電路EDA領(lǐng)域。作為業(yè)內知名的EDA解決方案專(zhuān)家，公司業(yè)務(wù)聚焦于數字芯片的前端驗證，已覆蓋驗證云服務(wù)、架構設計、軟件仿真、硬件仿真、原型驗證等工具。已與超過(guò)600家國內外企業(yè)建立了良好的合作關(guān)系，服務(wù)于人工智能、高性能計算、圖像處理、數據存儲、信號處理等數字電路設計功能的實(shí)現，廣泛應用于物聯(lián)網(wǎng)、云計算、5G通信、智慧醫療、汽車(chē)電子等終端領(lǐng)域。

公司總部位于上海，并建立了全球化的技術(shù)研發(fā)與市場(chǎng)服務(wù)網(wǎng)絡(luò )，在北京、深圳、西安、香港、東京、首爾及圣何塞等地均設有分支機構或辦事處。

思爾芯在EDA領(lǐng)域的技術(shù)實(shí)力受到了業(yè)界的廣泛認可，通過(guò)多年耕耘，已在原型驗證領(lǐng)域構筑了技術(shù)與市場(chǎng)的雙領(lǐng)先優(yōu)勢。 并參與了我國EDA團體標準的制定，承擔了多項國家及地方重大科研項目。