如何在使用SiC MOSFET時最大限度地降低EMI和開關損耗

碳化硅 （SiC） MOSFET 的快速開關速度、高額定電壓和低導通 RDS（on） 使其對電源設計人員極具吸引力，這些設計人員不斷尋找提高效率和功率密度的方法，同時保持系統簡單性。

然而，由于其快速開關速度會產生高漏源電壓（VDS）尖峰和較長的振鈴持續時間，因此它們會引入EMI，尤其是在高電流水平下。

了解 VDS尖峰和振鈴

寄生電感是V的主要原因DS碳化硅 MOSFET 的尖峰和振鈴。從關斷波形（圖1）來看，柵源電壓（VGS）為18V至0V。關斷的漏極電流（ID）為50A，VDS為800V。SiC MOSFET 的快速開關速度可產生高V DS尖峰和較長的振鈴持續時間。該尖峰降低了器件處理雷電條件或負載突然變化的設計裕量，并且長振鈴持續時間會引入EMI。在高電流水平下，這一事件更加明顯。

圖1.VDS尖峰和關斷時振鈴，采用 SiC MOSFET （1200V 40mOhm）

常見的EMI抑制技術

抑制EMI的傳統方法是降低通過器件的電流流速（dI/dt），這是通過使用高柵極電阻（RG）來實現的。但高RG會顯著增加開關損耗，并且在效率和EMI之間存在折衷。

抑制EMI的另一種方法是降低電源環路雜散電感。然而， 為了實現這一目標， PCB的布局需要更小， 電感更少封裝。然而，最小化電源環路是有限的，并且需要遵守最小間距和間隙安全規定。使用較小的封裝也會影響熱性能。

濾波器設計可用于幫助滿足EMI要求并簡化系統權衡。頻率抖動等控制技術也可以降低電源的EMI噪聲。

使用 RC 緩沖器

采用簡單的RC緩沖器是一種更有效和高效的方法。它控制 VDS 尖峰并縮短振鈴持續時間，效率更高，關斷延遲可忽略不計。對于更快的dv/dt和額外的電容，緩沖電路具有更高的位移電流，從而降低了關斷轉換處的ID和VDS重疊。

雙脈沖測試（DPT）證明了RC緩沖器的有效性。它是帶有感性負載的半橋配置。電橋的高側和低側使用相同的器件，在低側測量VGS、VDS和ID（圖2）。電流互感器（CT）測量器件和緩沖電流。因此，測得的總開關損耗包括器件和緩沖器損耗。

圖2.半橋配置（頂部和底部設備相同）

RC 緩沖器只是一個 200pF 電容器和 10Ω 電阻，串聯在 SiC MOSFET 的漏極和源極上。

圖 3：RC 緩沖器（左）比高 RG（右）更有效地控制關斷 EMI

在圖3中，比較了圖1中同一器件的關斷。左側波形使用R G（off）低的RC緩沖器，而右側波形具有高RG（off）且沒有緩沖器。兩種方法都限制了關斷峰值尖峰漏源電壓VDS。然而，緩沖電路通過將振鈴持續時間減少到僅33ns而更有效，并且延遲時間也更短。

圖4.比較表明，使用 RC 緩沖器在開啟時的影響非常小

圖4比較了R G（on）為5Ω時有RC緩沖器（左）和不帶RC緩沖器的波形。RC緩沖器的導通波形具有略高的峰值反向恢復電流（IRR），但沒有其他明顯的差異。

RC 緩沖器比高 RG（off） 更有效地控制 VDS尖峰和振鈴持續時間，但它會影響效率嗎？

圖5.緩沖器與高RG（關閉）之間的開關損耗（E 關閉、E 開啟）比較

在48A時，高R G（關斷）開關損耗是低RG（關斷）緩沖器的兩倍以上，幾乎與不使用緩沖器的緩沖器相當。因此，可以得出結論，緩沖器效率更高，可以更快地切換和控制VDS尖峰和振鈴。從導通開關損耗來看，緩沖器僅略微增加E。

圖6.緩沖器的總開關損耗（E總損耗）與高RG（off）的比較

為了更好地理解整體效率，Eoff和Eon相加 - E總計（圖6）。全速開關時，緩沖器在18A以上效率更高。對于開關頻率為40A/40kHz的40mΩ器件，采用RC緩沖器時，高RG（關斷）之間的損耗差為11W?？偠灾?，緩沖器是一種更簡單、更有效、更高效的方法，可以最大限度地減少EMI和開關損耗，而不是使用高RG（off）。

審核編輯：郭婷