最大限度降低SiC FET的EMI的開關損耗

對高效率、高功率密度和系統簡單性的需求增加，使得碳化硅 （SiC） FET 因其快速開關速度、低 R 而成為電源工程師的有吸引力的選擇DS（開啟）和高壓額定值。

然而，SiC 器件的快速開關速度會導致更高的電壓DS尖峰具有更長的振鈴持續時間，這會在高電流水平下引入更多的 EMI。對于從事電動汽車和可再生能源等大功率應用的工程師來說，在試圖提高效率并釋放這項先進技術的全部潛力而又不必要地使設計復雜化時，這將是一個問題。

什么是 VDS尖峰和鈴聲？

V 的根本原因DS尖峰和振鈴是寄生電感。如果我們看一下SiC MOSFET的典型關斷波形（圖1），柵源電壓（V一般事務人員）為18V至0V，漏極電流（ID） 在 50A 時關閉，總線電壓 （VDS） 為 800V。由于SiC MOSFET的開關速度更快，因此會出現高VDS尖峰和較長的振鈴持續時間。高VDS尖峰將降低器件裕量，以處理雷電和突然負載變化等條件引起的電壓困擾。較長的振鈴持續時間將引入更多的EMI。這種現象在高電流水平上更為明顯。

圖1.關斷 VDS 尖峰和振鈴，采用快速 SiC 器件

常規方式

抑制EMI的標準解決方案是通過使用高柵極電阻（RG).但是，這種方法將迫使在效率和EMI之間進行權衡。事實上，使用高R值G顯著增加開關損耗。

另一種解決方案是降低電源環路雜散電感。然而， 它需要重新設計PCB布局并使用電感較小的較小封裝.此外， 我們可以最小化PCB上的電源環路面積是有限的， 并且有安全法規設置最小間距和間隙距離.此外，通過使用更小的封裝，我們犧牲了熱性能。

我們還具有濾波器設計，可幫助我們滿足EMI要求并簡化系統中的權衡。除此之外，我們可以使用控制方法來降低EMI;例如，頻率抖動技術通過分散電源的噪聲頻譜來降低EMI。

新方式

更有效和高效的方法是采用簡單的RC緩沖器，從而減輕設計挑戰并釋放SiC器件的全部功率。這種簡單的解決方案可以證明可以有效地控制VDS尖峰和振鈴持續時間，在寬負載范圍內具有更高的效率，并且關斷延遲可以忽略不計。

得益于更快的dv/dt和額外的Cs，緩沖器還具有更高的位移電流，這意味著關斷轉換時的ID和VDS重疊更少。

我們可以使用雙脈沖測試（DPT）來研究緩沖器的影響。它是帶有感性負載的半橋配置。高端和低邊使用相同的器件：V一般事務人員， VDS和我D從低側器件測量（圖2）。

電流互感器 （CT） 測量器件和緩沖電流。因此，測得的開關損耗包括器件開關損耗和緩沖損耗。

圖2.半橋配置（頂部和底部設備相同）

如果使用緩沖器，則它是一個 200pF 電容器，與 SiC MOSFET 漏極和拉極兩端的 10Ω 電阻串聯。

圖 3：RC 緩沖器更有效地控制關斷 EMI

首先，讓我們比較關斷（圖3）。對于圖1中的同一器件，左側波形使用RC緩沖器和低R。G（關閉），正確的波形使用高RG（關閉）但沒有冷落。兩種方法都限制了關斷VDS峰值尖峰電壓;但是，緩沖器使用33ns來抑制振鈴，而高RG（關閉）仍然有超過 100ns 的振鈴持續時間。此外，緩沖器的延遲時間比使用高R要短G（關閉）.因此，緩沖器更有效地控制兩個VDS關閉時的關閉尖峰和振鈴持續時間。

圖4.RC 緩沖器在開啟期間的有效性

在導通側（圖 4），如果我們比較帶有 RC 緩沖器的波形和 RG（開）5Ω和沒有緩沖器的緩沖器，我們可以看到，使用緩沖器輕微會增加峰值反向恢復電流（IRR） 從 94A 到 97A。除此之外，它對導通波形的影響可以忽略不計。

這表明緩沖器比高R更有效G（關閉）控制 VDS 尖峰和振鈴持續時間。但是緩沖器能更有效嗎？（圖5）

圖5.緩沖器與高R的開關損耗（Eoff，Eon）比較G（關閉）

在 48A 時，我們發現高 RG（關閉）關斷開關損耗是使用低R緩沖器的兩倍以上G（關閉）.因此，緩沖器在關斷時效率更高，因為它允許更快的開關，同時提供更好的V控制DS尖峰和振鈴。

如果我們看一下導通開關損耗，緩沖器平均略微增加了70μJ。因此，為了全面估計整體效率，我們需要將 Eoff 和 Eon 相加并比較 Etotal（圖 6）。當設備全速切換時，很明顯，高于 18A 的緩沖器效率更高。對于開關頻率為40A/40kHz的40mΩ器件，使用高R電阻的開關損耗之差G（關閉）和低 RG（關閉）帶緩沖器是每個設備11W。

圖6.緩沖器與高R的開關損耗（總）比較G（關閉）

因此我們可以得出結論，緩沖器比使用高R更有效，更高效G（關閉）.

隨著我們進入第四代SiC器件，這種簡單的設計解決方案將繼續提供更低的總開關損耗，同時優化系統電源效率。

審核編輯：郭婷