Verilog HDL verilog hdl和vhdl的區別

Verilog HDL verilog hdl和vhdl的區別

Verilog HDL是一種以文本形式描述數字系統硬件的結構和行為的硬件描述語言，也可描述邏輯電路圖、邏輯表達式等。Verilog HDL和VHDL是目前主流的、最受歡迎的兩種硬件描述語言。

Verilog HDL用于從算法級、門集到開關級的多種抽象設計層次的數字系統建模。

Verilog HDL語言具有這些描述能力，如設計的行為特性、設計的數據流特性、設計的結構組成及包含響應監控和設計驗證方面的時延和波形產生機制，同時Verilog HDL還提供了編程語言接口，通過該接口可在模擬、驗證器件從外部訪問設計，也包括模擬的具體控制和運行。

Verilog VDL語言不僅定義了語法，編寫的模型也可通過Verilog仿真器進行驗證，也因為從C語言繼承了多鐘操作符和結構，具備擴展的建模能力。

使用Verilog描述硬件的基本設計單元是模塊（module），復雜的電子電路主要是通過模塊的相互連接調用實現的，模塊被包含在關鍵字module、endmodule內。

Verilog HDL的數據類型是具有八種信號強度的四值邏輯，分別是

0代表邏輯低電平，條件為假

1代表邏輯高電平，條件為真

z代表高阻態，浮動

x代表未知邏輯電平

Verilog HDL所用到的變量都屬于線網類型和寄存器。

Verilog HDL與VHDL的區別在于

1.Verilog HDL繼承自C語言，VHDL繼承自ADA

2.Verilog HDL描述的是行為級、RTL級、門級、開關級，不支持電路級和版圖級；VHDL描述的是系統級、行為級、RTL級、門級。

以上是關于Verilog HDL的基礎知識，希望對用戶有所幫助

本文整合自百度百科

責編AJX