先進工藝節點下的芯片設計需考慮更多變量

性能、功耗和面積 （PPA） 目標受多個靜態指標影響，包括時鐘和數據路徑時序、版圖規劃以及特定電壓水平下的功耗。這些指標會進一步推動技術庫的表征，設計優化和簽核收斂。

先進工藝節點設計，尤其是高性能計算 （HPC） 應用，對PPA提出更高要求，驅動著開發者們不斷挑戰物理極限。

追求更優PPA

隨著功耗和性能指標不斷變化，先進工藝節點下的芯片設計需要考慮更多變量。動態或翻轉功耗已經成為功耗優化的重點。盡管降低工作電壓可以直接降低動態功耗，但通常而言，工作電壓在設計流程中始終都是一項靜態指標。先進工藝節點下，更高的單元和功耗密度導致降低電壓水平的難度增加，而更低的電壓對于實現更低的每瓦性能至關重要。因此，PPA的優化可以從功耗入手。

在時序方面，可以采用靜態時序分析 （STA） 來分析每條時序路徑，并根據頻率對每條路徑進行檢查。由于先進工藝節點具有明顯的易變性，特別是在低電壓狀態下，這就需要分析因易變性引起的潛在性能瓶頸。通過確定所有關鍵路徑的統計相關性可以找出這些瓶頸，從而避免過度補償，同時改善PPA。因此，PPA的優化也體現在時序性能方面。

利用PrimeShield優化PPA

2017年，PrimeTime開發了經過代工廠認證的先進電壓調節技術，使開發者能夠在大范圍電壓區間內，對任一電壓進行精確分析。開發者能夠“掃描”電壓范圍，在不同的電壓水平下試運行相同的設計方案，并最終找到最優的PPA或每瓦性能目標。盡管PrimeTime解決方案準確且有效，但掃頻過程耗時較長，且需要消耗大量資源。

快速發展至今，為滿足客戶的需求，PrimeShield擴展了PrimeTime的核心技術，并引入了一種新的PPA簽核分析類型—— Vmin。Vmin表示在設計中，為滿足性能要求而為每個單元或每條路徑所配置的最低電壓。通過這種簽核分析，開發者可以高效地查明電壓瓶頸，以增強IR壓降的魯棒性，推動電壓裕量的均勻性，并找到可直接微調的工作電壓?？勺冸妷嚎勺鳛橐豁桺PA優化指標。

PrimeShield還創新性地采用了PrimeTime簽核的核心引擎作為快速統計引擎。利用機器學習技術，PrimeShield解決方案可在幾分鐘內完成對關鍵時序路徑執行快速蒙特卡洛統計仿真，而傳統統計仿真需耗費數天或數周時間。

通過統計相關性建模進行設計變量分析，這項技術已經獲得了專利，現在已無需受制于門級數量，可以對數十億門級的大型SoC進行分析和優化。統計性能瓶頸分析也已經成為一項可優化PPA的指標。

利用Fusion Compiler優化PPA

Fusion Compiler是業界唯一的數字設計實現解決方案，可在實現和優化PPA過程中部署新思科技最值得信任的黃金簽核解決方案。Fusion Compiler獨特的Advanced Fusion技術可無縫實現任何新的簽核分析，而不產生延時。

通過將簽核的精確分析與簽核驅動的強大優化技術相結合，Fusion Compiler 和PrimeShield重新定義了SoC先進工藝節點的PPA收斂和簽核，為PPA的優化提供助力，提升了PPA曲線，并提高了SoC設計的每瓦性能。Vmin分析和優化功能在實際應用中表現優異，可使總功耗降低15%，同時Vmin還可滿足超級過載條件，顯著提高標準操作模式中的每瓦性能。

原文標題：Fusion Compiler+PrimeShield，實現先進工藝芯片設計的最佳PPA

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責任編輯：haq