XIlinx利用HLS進行加速設計進度

據觀察，HLS的發展呈現愈演愈烈的趨勢，隨著Xilinx Vivado HLS的推出，intel也快馬加鞭的推出了其HLS工具。HLS可以在一定程度上降低FPGA的入門門檻（不用編寫RTL代碼），也可以在某些場合加速設計與驗證（例如在FPGA上實現OpenCV函數），但個人還是喜歡直接從RTL入手，這樣可以更好的把握硬件結構。Xilinx官方文檔表示利用HLS進行設計可以大大加速設計進度：

XIlinx官方文檔片段

所以為了緊隨時代潮流，所以也抽空玩了一下Xilinx的HLS工具，下面把整個過程分享給大家。我這里選擇Cordic算法作為我的實現目標。Cordic算法原理很簡單，所以這里不再贅述。首先介紹一下Vivado HLS設計流程：

Vivado HLS設計流程

可以看出我們需要做的是完成C/C++設計、Testbench編寫以及Constraints/directives的添加。其中Constraints/directives是指利用約束/指令使HLS綜合出的RTL代碼更符合要求。接著，我們就可以利用HLS進行C層仿真與驗證、C/RTL混合仿真與驗證以及RTL代碼的生成與打包。綜上，HLS設計的主要工作內容包括三點：C/C++設計、Testbench設計以及約束的添加。下面就從這三點開始介紹。

一. Cordic算法的C++實現

算法頭文件Cordic.h代碼如下：

#include #include #define WA 17#define FA 14#define WS 16#define FS 14typedef ap_fixed di_t;typedef ap_fixed do_t;typedef ap_uint<2> flag_t;const do_t Kn = 0.607252935;const di_t PI = 3.1415926;void cir_cordic(di_t alpha, do_t &mysin, do_t &mycos);

頭文件的重點是聲明數據類型。這里采用HLS中特有的定點數形式，包含ap_fixed.h與ap_int.h即可。由于輸入為有符號弧度制（-3.1415～+3.1415），輸出為-1～+1，所以定義兩種數據精度：

di_t ：17bits = 1bit符號位 + 2bit整數 + 14bit小數

do_t：16bits = 1bit符號位 + 1bit整數 + 14bit小數

接著聲明了函數與兩個算法所需參數。

算法文件Cordic.cpp代碼如下（注意：由于使用C++頭文件ap_fixed.h，所以必須采用.cpp文件，否則編譯出錯）：

#include"Cordic.h"void pre_cir_cordic(di_t full_alpha, di_t &alpha, flag_t &flag){ if(full_alpha > PI/2) { alpha = PI - full_alpha; flag = 2; } else if(full_alpha < -PI/2) { alpha = -PI - full_alpha; flag = 3; } else { alpha = full_alpha; flag = 0; }}void cir_cordic_calculate(di_t alpha, flag_t flag, do_t &mysin, do_t &mycos, flag_t &flag_delay){ const int N = 15; do_t xi[N]; do_t yi[N]; di_t zi[N]; flag_t flag_delay_a[N]; xi[0] = Kn; yi[0] = 0; zi[0] = alpha; flag_delay_a[0] = flag; const di_t myarctan[15] = { 0.7853981, 0.4636476, 0.2449787, 0.1243549, 0.0624188, 0.0312398, 0.0156237, 0.0078123, 0.0039062, 0.0019531, 0.0009765, 0.0004883, 0.0002441, 0.0001221, 0.0000610 }; int m = 0; for(m = 0; m= 0) { xi[m+1] = xi[m] - (yi[m] >> m); yi[m+1] = yi[m] + (xi[m] >> m); zi[m+1] = zi[m] - myarctan[m]; } else { xi[m+1] = xi[m] + (yi[m] >> m); yi[m+1] = yi[m] - (xi[m] >> m); zi[m+1] = zi[m] + myarctan[m]; } flag_delay_a[m+1] = flag_delay_a[m]; } mysin = yi[N-1]; mycos = xi[N-1]; flag_delay = flag_delay_a[N-1];}void post_cir_cordic(do_t mysin, do_t mycos, flag_t flag_delay, do_t &sin_out, do_t &cos_out){ switch(int(flag_delay)) { case 2: sin_out = mysin; cos_out = -mycos; break; case 3: sin_out = mysin; cos_out = -mycos; break; default: sin_out = mysin; cos_out = mycos; break; }}void cir_cordic(di_t full_alpha, do_t &sin_out, do_t &cos_out){ di_t alpha; flag_t flag; do_t mysin; do_t mycos; flag_t flag_delay; pre_cir_cordic(full_alpha, alpha, flag); cir_cordic_calculate(alpha, flag, mysin, mycos, flag_delay); post_cir_cordic(mysin, mycos, flag_delay, sin_out, cos_out);}

算法主要有三個函數組成：

1.pre_cir_cordic：將輸入角度從-π～+π映射到 -π/2～+π/2中。

2.cir_cordic_calculate：利用旋轉公式進行Cordic算法計算，這里設置旋轉次數為15次，精度較高。

3.post_cir_cordic：根據輸入角度矯正輸出值正負。

最后，通過cir_cordic函數實現上述三個函數的整合。至此，Cordic算法的C++設計結束。

二. Testbench設計

為了驗證設計的正確性，需要編寫Testbench對C++代碼以及綜合后的RTL進行測試。本文的Testbench.cpp代碼如下：

#include "Cordic.h"#include #include #include #include #include #include using namespace std;#define RAND (rand()%181) - (rand()%181)#define Test_round 100#define STANDARD 0.01int main(){ srand(RAND_MAX); int i; for(i=0; iSTANDARD || abs((float)(cos_ref - cos_out))>STANDARD) { cout<<"Error: error is too big"<

本測試平臺利用隨機數生成-π～+π的測試向量對程序進行測試。以math.h中的三角函數作為評判標準。為了縮短時間，選擇100組測試向量進行測試，若算法誤差大于給定值，則報錯；若算法誤差均小于給定值，則輸出驗證通過信息。C驗證平臺設計完成。

三. 驗證與directives的添加

1.初步算法的C仿真與綜合

根據上述代碼，可以對工程進行C仿真，仿真結果如下：

C仿真結果

可以看出C仿真通過，算法正確。接著綜合工程，得到綜合結果如下：

C綜合報告

可以看出代碼時鐘符合要求，但是Latency（延遲）和Interval（吞吐量倒數）較大。此時吞吐量較小，64個時鐘輸出一個計算結果，并沒有發揮FPGA的并行優勢，所以需要添加Directives對工程綜合進行約束。

2.Directives添加

由于Cordic算法中旋轉公式部分為循環，所以將循環展開并加入流水線可以大大減小延時以及增加吞吐量。同時也對計算函數加入流水線以提高吞吐量。建立一個新的solution：Add_Directives，其Directive添加結果如下：

Directive添加結果

此時再對算法進行綜合，得到綜合報告對比如下：

綜合報告對比

可以看出添加Directives后，吞吐量大大提高，已經達到最大值，即每個時鐘都輸出一個計算結果。算法延時也從63個clk減小到4個clk，此時RTL代碼已經較為理想。

3.C/RTL聯合仿真

由上，代碼設計部分與約束添加已經全部完成，下面進行聯合仿真，對RTL代碼進行驗證。驗證報告如下：

混合仿真報告

可以看出RTL仿真與C仿真均通過，說明設計正確。利用Vivado simulator打開RTL仿真波形，如下：

RTL仿真波形

可以看出RTL波形中明顯體現出4 clk的Latency和1 clk的Interval，并且利用計算器進行驗算，證明計算結果正確，所以RTL代碼綜合成功。

四. IP打包

直接利用HLS進行IP打包即可生成IP核。在相應工程中引入IP核路徑（在對應solution內的impl文件夾內）即可調用HLS生成的IP核。本IP核接口如下：

Cordic IP

那么根據上節仿真波形進行接口輸入的描述就可以使用該IP。至此，整個HLS設計過程結束。

五. 總結

整個HLS設計過程還是比較清晰的，重點在于了解HLS的支持范圍以編寫符合規范的高層次代碼，其次是對硬件有一定認識以引入合適的directives。HLS的確在很大程度上加快了設計進度，使用也非常方便，所以我以后決定還是從RTL層面進行設計，因為那樣覺得自己更NB一點。